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CAT6ケーブルはどのくらいの電流を確実に処理できますか？+ 5Vに3つのコアを使用し、GNDに3つのコアを使用したい。私は別の電源ソリューションを考える必要があるどのような電流で疑問に思っています。

10 current  ethernet 

この回路で49.9オームの抵抗器は何をしているのでしょうか。私はそのサイズを持っていないので、それらは絶対に必要ですか？

10 ethernet 

たとえば、このTI PHYチップDP83630には、PHY制御フレームの宛先MACアドレスおよび送信元MACアドレスとして使用できる2つのMACアドレスがあります。（72、94ページ） これは、すべてのPHYチップに同じMACが含まれることを意味しますか、それとも何か不足していますか？

10 communication  ethernet  phy 

私は監視移動ロボットを作ることを考えていました。PICまたはArduinoマイクロコントローラーの選択に問題があります。監視移動ロボットは、ワイヤレスフィデリティ（Wi-Fi）を介して制御されます。PICを選択した場合、イーサネットモジュールは必要ですか？ Arduinoボードがインターネットに接続するために必要であると私は検索しました。私はPICについて少し経験がありますが、Arduinoは初心者に適していると言う人もいます。プロジェクトにArduinoとPICのどちらを使用するのが良いですか？それともArduinoとPICの両方で行うべきですか？また、ロボットのコントローラーとしてAndroidフォンを使用することも考えています。 私は何をすべきか？

10 android  arduino  ethernet  pic 

100Mbitイーサネットボードをデバッグしようとしていますが、解決しようとしている問題に直面しています。 これは送信ペアのアイダイアグラムです。受信ペアは非常に似ています。これはLAN8700 PHYであり、MIIインターフェイスを事実上無効にしたので、PHYはIDLEコードシーケンスを送信しています。データシートに従って、100Mbit / FDXに強制されます。100Mbit / HDXは同一です。 修正：デザインはLAN8700の内部1.8V電源を使用してVDD_COREネットに電力を供給しています。以前の説明で1.8Vロジック電源とVDD_CORE電源を混同していたに違いありません。高、ゼロ、低レベルは実際にはかなりまともなので、電源ノイズはそれほど高い可能性ではないようです。つまり、目は「押しつぶされ」ていません。違反がすべて非常に良い遷移のように見え、時間的に「ゆがんだ」だけであるという事実は、問題がPHY内のクリスタルまたはクリスタルドライバー/ PLLの電源にあると思います。 アイダイアグラムを実行させた場合（約15分）、マスクの違反を「塗りつぶす」と、画像に表示される白い違反が青いマスクの右側の白いシェブロン（>）の形になります。これは、タイミング誤差が、ランダムな分布であり、正確な量からタイミングを引きずるある種の離散ノイズではなく、ランダムに分布していることを示しています。 PHYが使用しているクリスタルの30ppm仕様は100ppm 802.3仕様の範囲内であり、PHYが指定する50ppm推奨仕様内にもあります。私は水晶が探しているものと一致し、LAN8700がその公称静電容量として指定しているものにかなり近い負荷コンデンサを使用しています。 MIIインターフェイスを無効にする前に、（Linuxのifconfigプログラムで報告されているように）フレーミングエラーが表示されました。リンクを10Mビットに強制してもエラーは発生しません。 私が気付いた非常に奇妙なことの1つは、PHYからMACへのRX_ER（受信エラー）信号でトリガーするようにスコープを設定した場合、フレームエラーがMACレポートに蓄積されても、エラーを通知しないことです。PHYのデータシートを読むと、RX_ERがアサートする状況が実際に非常に少ないことは明らかですが、アイダイアグラムでは、エラーが実際にPHYとMAC。 私はアイダイアグラムの基本を理解していますが、特定のアイパターンマスク違反を可能性のあるソースに変換する経験を共有できることを期待して、より経験豊富なポスターを探しています。 （編集：回路図を追加、VDD_CORE電源ソースを修正）

10 ethernet  timing  signal-integrity  troubleshooting 

私は同僚にUSBケーブルの長さの制限について話していましたが、覚えている限り、ホストがデバイスに応答するために必要なタイトなウィンドウによって制限されていることを覚えています（ここで説明します）。 彼は、イーサネットはデータ転送速度が高く（USB 1.5 / 12/480 / 5,000 Mbit / s（モードによって異なります）対イーサネットの10 / 100Gbps）、ケーブル長を長くできる（CAT6ケーブルの場合は100m）と指摘しました。 では、USBプロトコルのどの側面がケーブル長を5mに制限しているのか、イーサネットとどう違うのか、私たちはどちらも疑問に思っていると思いますか？

10 usb  ethernet  cables 

はじめに：私はイーサネット接続システムを趣味として設計することを目指しています（つまり、十分な時間を費やしますが、あまり費やしたくありません）。私の設計上の制約は、理想的には、最小0.3mmの穴と最小0.15mmのトラック/クリアランスを備えた2層100mm x 100mm PCB、最大0.6mmの薄い合計スタックアップに固執することです。私の既知の製造元で4層PCBを製造するコストは、必要な数量のコンポーネントのコストを超えています（実際には1つだけですが、私の特定のケースでは最大10個のPCBで同じコストがかかります）。 私のアプローチ： Altium DesignerのKSZ8091RNA PHYにRMIIで接続された内蔵イーサネットMACを備えたATSAME54N20マイクロコントローラー。 質問1：私が成功する確率はどれくらいですか？合計高さ0.6mmのスタックアップオプションを使用しても、GNDへの68オームの特性インピーダンスを維持すること（GNDはまだ注がれていません）は不可能と思われますが、最大トレース長は30mm未満で、CLKなどのトレースは4mmです。このような回路でリンギングと反射の問題が発生する可能性はありますか？ 質問2：長さのマッチングは行われていませんが、両方のTXトレースは一緒にルーティングされ、RXトレースから分離されています。厳密な長さのマッチング許容誤差を検討する必要がありますか？ 質問3：ハイライトされたNETは、高インピーダンスに設定される2つの未使用ピンを経由することでビアを節約します。これは一般的な方法ですか？これを行うとシグナルインテグリティは影響を受けますか？ビアを使用する方が良いですか？ 注1： NCピンパッドを介してトレースを実行することについて説明しているトピックを見つけました。私の場合、十分に文書化された未使用のピンについて疑問に思っています。私もこの投稿に出くわしましたが、私はこのボードを自分でリフローはんだ付けする予定があり、そうする経験がないので、ピンを切断したり、チップに作用する不均一な表面張力に対処したりしたくありません。 注2： PHYから磁気回路への100オームの差動インピーダンストラックはまだ実行されていませんが、RMII信号に近づくことなくPHYから出ています。 注3：この機会に、コミュニティの知識と支援に感謝します。誰かが私の投稿が将来役立つことを願っています！ ファローアップ： すべてのRMIIネットの長さは29.9mm +/- 0.1mmに一致していました。 未使用のピンはトレースの実行に使用されませんでした。 スタックアップは総厚1.6mmのボードで構成され、インピーダンスの制御は行われませんでした。 GNDは、いくつかの3.3Vポリゴンと共に注がれる必要があり、どのトラックの下でも違反しません。 このデザインの方が優れていますか？ それはうまくいくように見えますか？ フォローアップ2： -インピーダンスをより一致させるために、グランド付きのコプレーナ導波路が実装されました。 私が見つけたRMIIトレースの正しい伝送線路インピーダンスに対する最も包括的な答えはWikipediaでした： RMII信号は、伝送ラインではなく集中信号として扱われます。終端や制御されたインピーダンスは必要ありません。これを可能にするには、出力ドライブ（およびスルーレート）をできるだけ遅くする必要があります（立ち上がり時間1〜5 ns）。ドライバーは、25 pFの容量を駆動できる必要があります。これにより、最大0.30 mのPCBトレースが可能になります。少なくとも規格では、信号を伝送ラインとして扱う必要はないとしています。ただし、1 nsのエッジレートでトレースが約2.7 cmより長い場合、伝送線路の影響が重大な問題になる可能性があります。5 nsでは、トレースは5倍長くなる可能性があります。関連するMII規格のIEEEバージョンは、68Ωトレースインピーダンスを指定しています。ナショナルセミコンダクターでは、反射を低減するために、MIIまたはRMIIモードのいずれかに33Ω（ドライバー出力インピーダンスに追加）の直列終端抵抗を備えた50Ωトレースを実行することを推奨しています。 その他には、RMII v1.2仕様が含まれています。 すべての接続は、PCB上のポイントツーポイント接続であることが意図されています。通常、これらの接続は電気的に短い経路として扱うことができ、伝送ラインの反射は安全に無視できます。電気的に長いPCBトレースのコネクタも特性インピーダンスも、この仕様の範囲内にはありません。ボードレベルのノイズとEMIを最小限に抑えるには、出力ドライブをできるだけ低くすることをお勧めします。 そして、Sun Microsystemsのガイドライン： MII信号と同様に、GMII信号は、次の式に従って信号の完全性を維持するためにソース終端されます。Rd（バッファインピーダンス）+ Rs（ソース終端インピーダンス= Z0（伝送線路インピーダンス））。 すべてのRMIIネットの長さは40mm +/- 0.1mmに一致していました。 未使用のピンは信号トレースの実行に使用されませんでした。 未使用ピンはGNDおよび3.3V接続に使用されました。 スタックアップは、総厚1.6mmのボードで構成されています。 このデザインの方が優れていますか？ …

10 pcb-design  altium  ethernet  signal-integrity  rmii 

TL、DR： 背景情報をたくさん含めたので、これはかなりの量のテキストです。ただし、最終的には適切で正確な質問があります。50Ωと75Ωなどの異なるインピーダンスのケーブルを接続する場合、インピーダンスマッチングネットワークを使用する必要がありますか？考えられる答えは「それは場合によって異なります」から始まる可能性が高く、これが最初に大量の背景情報を提供する理由です。 はじめに 家の階段に沿って投げられたイーサネットケーブルを取り除きたかった。衛星テレビ用に最初に取り付けた既存の予備の同軸ケーブルは、壁にすっきりと隠されている代替として有望であるように見えました。イーサネットオーバーアンテナスタイル同軸用の適切な小さなボックス（75Ω、270 Mbit / sのようなものに対応）を購入しようとしたとき、私は思い出しました10base2-古き良きBNC / RG58同軸イーサネットシステム。その10メガビット/秒で十分だと判断しました。BNCコネクタを備えたハブや、ファンシーな「イーサネットコンバータ」（同軸からツイストペア）の中古市場は、依然として非常に優れています。私が確信していなかった唯一のことは、インピーダンスの問題でした。10base2はRG58ケーブルで50Ωのインストールを使用し、家庭用アンテナシステムのほとんどすべての同軸ケーブル（衛星テレビ用のスペアケーブルなど）のインピーダンスは75Ωです。 10base2は、10〜20 mの不適切な75Ω同軸ケーブルの乱用を処理するのに十分なほど堅牢であることを報告できることを嬉しく思います。そこで修正しました！わーい！ しかしながら、 ... 私が行ったハックが本当に悪い（例：やっと十分に良い）か、それともまったく受け入れられるものであるかどうか、私はまだ興味を持っていました。オシロスコープで信号を見ました。セットアップは次のようになります： 同軸の50Ωセグメントと75Ωセグメント間のマッチングがない場合、結果は非常に明白な量の反射ノイズを示します。この欠点にもかかわらず、「目」はまだ広く開いており、デコーダーは喜んでその仕事をすることができ、その結果、パケット損失は正確にゼロになります。 オシロスコープ近くのイーサネットハブによって送受信される信号の組み合わせを調べています。「きれい」な部分から判断すると、送信された信号には約 1.9 V pkpk、受信信号は1.6 V pkpkです。両方のドライバーの出力が同じ振幅であると仮定しても安全である場合、ケーブルによって導入された損失を計算することもできます：20×log（1.6 / 1.9）dB = 1.5 dB。6.6 dB / 100 mの15 mの典型的な同軸の計算では1 dBになるため、十分です。 同軸の75Ω部分の近端または遠端にマッチングネットワークを挿入すると、ノイズが大幅に減少します。このように見えます（このソースへのクレジット）... 近端に一致するネットワークがあると... ... 一致 しない遠端から戻ってくる反射がまだ見えています。 マッチングネットワークが遠端にあるため、ハブと「near」というラベルが付いた不連続部の間の比較的短い50Ωケーブルに沿って反射がなければなりませんが、友人から学んだように、スコープは「見る」ことができません。それらは運転手に吸収されるからです。また、「遠い」ドライバからの信号の一部は反射され、75Ωケーブルに沿って戻り、遠端のマッチングネットワークに終端されます。 比類のないセットアップと比較して、遠端からの信号の振幅は約半分（-6 dB）であり、これは、ネットワークおよびそれが「見ている」インピーダンス全体で5.6 dBの損失を予測する理論とよく一致しています。に。 上記のすべての作業、つまり、一致するネットワークがないか、近端または遠端のいずれかで1つの一致するネットワーク。「仕事」とはping -f、1つのパケットを失うことなく、セグメントを数時間にわたって過ごせることを意味します。 さて、「near」と「far」で2つのマッチングネットワークを使用してみませんか？まあ、10base2はRG58の最大長185 mで設計されており、6.6 dB / 100 mまたは12.2 dB …

10 ethernet  impedance-matching  coax  manchester-coding 

100mbpsイーサネット用のPCBマウントRJ45コネクタを使用する場合、それはシールドコネクタである必要がありますか、それとも非シールドコネクタを使用しても問題ありませんか？ これを扱う規格はありますか、それともEMCがテストしたものを取得するのは私の責任ですか？

9 connector  ethernet  shielding  emc 

ボードのセットにイーサネットの問題があります（6/10は不良です）。それらはおそらく、組立工場の間違いかもしれません...しかし、私は私の磁気ジャックについて非常に心配しています。 以前にPHYで使用されているジャックのトポロジを使用した回路図の例を見たことがありますが、見つかりません。PHYのデータシートと推奨される磁気ジャックはすべてトポロジーが同じであり、私が持っているものとは非常に異なります。 私は、Bel SI-52003-F磁気ジャックを備えたSMSC LAN8720AI PHY を使用しています。私のジャックとSI-60152-FのようなこのPHYの推奨ジャックのトランス比は同じです（1：1）。インダクタンスは同じで、350uHです。ただし、私のチョークは回線側であり、ネットワーク側ではありません。また、TLAにはタップからの4つの75オーム抵抗が1つのnF / 2kVキャップに接続されていますが、鉱山には、タップと75オームの抵抗の間に1 nFキャップの追加セットがあります。 主な違いは、私のジャックがPOEジャックであることです。私はそれとまったく同じものを使用する例を見つけたと思いました。そのため、その機能のためにトポロジーは明らかに異なります。 現時点では、4つの良いボード、1つの「時々」のボード、5つのボードがあり、11.68HzでLEDを点滅させるだけで、データシートには説明されていないエラーが発生しています。 これはどれほど重要ですか？もちろん、そのフットプリントを持つ他のジャックはありません。 編集 上記の磁気ジャックの詳細を追加しました。私はSI-60152-Fを勧められただけなので、それと比較します。もちろん、他のすべての推奨事項と同様に... FindChipsの誰にも在庫がありません。 後期編集 私の問題は、イーサネットPLLに供給されている水晶のレイアウトにあることがわかりました。再スピンでは、より標準的な非POEジャックを使用しました。

9 ethernet  magnetics 

先日このイーサネットジャック+磁気コネクタに出会い、PCB側のトランスが何のためにあるのか疑問に思いました。チョークのようだと思ったのですが、真ん中を通るセンタータップがあり、通常ネットワーク側にあります。誰かがそれが何であるか説明できますか？

9 transformer  ethernet 

イーサネットPHYと磁気回路の推奨配置について混乱しています。一般的には近いほど良いと思いました。しかし、その後、SMSC / Microchipアプリケーションノート（http://ww1.microchip.com/downloads/en/AppNotes/en562744.pdf）は言う： SMSCは、LAN950xと磁気の間の距離を最小で1.0インチ、最大で3.0インチにすることを推奨しています。 紛らわしいことに、同じ段落の前半で次のように読むことができます。 理想的には、LANデバイスを磁気装置にできるだけ近づけて配置する必要があります。 私はMicrochipの優れたLANcheckサービスを使用し、設計をレビューした専門家は、EMIを最小限に抑えるために、チップと磁性体の間を1インチ以上離すことを提案しました。 信号の移動距離を長くすると EMI が最小になる理由がわかりません。 また、関連する質問—次の理由がわかりません。 ESD性能を最大化するために、設計者は、統合された磁気/ RJ45モジュールではなく、ディスクリートトランスの選択を検討する必要があります。これにより、ルーティングが簡素化され、イーサネットフロントエンドでの分離が強化され、ESD /感受性のパフォーマンスが向上します。 直感的には、シールドされたRJ45モジュール内に埋め込まれた磁気は、トレースが間にある個別のコンポーネントよりも優れたソリューションになるはずですか？ 要約すると、 PHYと磁気の間の最小距離を維持しようとする必要がありますか、それともそれらを可能な限り近くに配置する必要がありますか？ 「マグジャック」または別のマグネティックスとRJ45ジャックを使用する方が良いですか？

9 ethernet  magnetics  phy 

回答： レイアウトに大きな問題はありません。イーサネットトランスは、使用しているPHY ICとペアにすると、挿入損失が0.2dB仕様から外れていることがわかります。 質問 ギガビットイーサネットのPCBルーティングに明らかな問題はありますか？ ギガビットイーサネットには多くの設計上の制約があります。PCB上のコンポーネントのレイアウトにより、すべての設計ルールに従うことが不可能になる場合があります。この設計は、ギガビット速度を実行し、POE電源を供給するために必要です。 また、FCC EMC / EMIおよびESDテストに合格する必要があります。 利用可能なほとんどすべてのアプリケーションノート（TI、Intel..etc）を読みました。私の知る限り、できる限り彼らをフォローしています。トレースはdiffペアとしてルーティングされ、クロストークを防ぐために可能な限り最適な間隔で配置されます。セグメントあたりのビア/スタブの最小使用数は2です。それらは可能な限り対称的であり、ポスト磁気は各ペアが1.25mm以内に、プレ磁気は2mm以内にマッチングされます。複数の電源プレーンが基準として交差しないように、トレースは最下層にルーティングされます。 しかし、この設計にはいくつかの課題があり、私が評価するにはあまりにも経験がありません。つまり、いつデザインルールに違反することを選択しますか。また、どの程度それを回避できますか。 具体的には RJ45とMagneticsは、そのまま配置する必要があります。RJ45からマグネティックスまでのトレースは、長さが2mm以内に一致し、すべて差動ペアとして配置されます。しかし、少し混乱しています-これはGBEのパフォーマンスに問題を引き起こしますか？ 制約のため、磁気回路の下に2つのセンタータップトレースが配置されています（POEの場合）-これはEMIの問題になりますか？（アプリケーションノートは、磁気の下の領域を避けることをお勧めします） ポストマグネティックスには注意が必要な2つの機能があります-水晶発振器と、信号にノイズを追加する可能性のある（カットアウト内の）トランスです。これはどのように回避できますか？ PHY側のVIA /スタブは許容できる方法で配置されていますか？ 私が見逃しているこのレイアウトの明らかな欠点はありますか？

9 pcb-design  ethernet  layout  magnetics  routing 

プロジェクトにPIC12F675を使用していますが、1つの点を除いてすべて正常に動作します。GP4はデジタルIOとして機能しません。設定とコードをよく見てきましたが、何も見つかりませんでした。 構成： #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma config MCLRE = OFF #pragma config BOREN = ON #pragma config CP = OFF #pragma config CPD = OFF コード： #include <xc.h> #include <math.h> #include "config.h" #define _XTAL_FREQ 4000000 void delay(unsigned int …

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イーサネット接続でPCBをルーティングしていますが、TXとRXの差動ペアをどのようにルーティングするのが最適かを判断するのに少し問題があります。100Ωの差動インピーダンスに必要なトラック形状を把握するためにインピーダンス計算を行い、それをボードハウスで確認しました。ただし、TX + / TX-とRX + / RX-のペアの長さの不一致が少しあります（約5mm）。したがって、ペアのトレースの長さの不一致を最小限に抑えるために、「波線技術」を採用しています。 私の質問は、波線形状を理解するための経験則または正確な計算があるかどうかです。意味を説明するために、添付ファイルを見てください。「緩い」波線を持つ1つのペア（画像では1.と表示されています）と「タイトな」波線を持つ2つのペア（画像では2つと表示されています）をルーティングしています。どちらが良いですか、それはまったく重要ですか？「タイトな波線」に関する私の懸念は、波線がほとんどのアプリノートで強く推奨されている90度の角度に近いため、反射による信号品質の低下です。一方、「ゆるい波線」はより多くのスペースを占めるため、差動インピーダンスを低下させていますか？ ありがとう、そして幸せな休日！-イゴール

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