長さマッチングの差動ペア


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イーサネット接続でPCBをルーティングしていますが、TXとRXの差動ペアをどのようにルーティングするのが最適かを判断するのに少し問題があります。100Ωの差動インピーダンスに必要なトラック形状を把握するためにインピーダンス計算を行い、それをボードハウスで確認しました。ただし、TX + / TX-とRX + / RX-のペアの長さの不一致が少しあります(約5mm)。したがって、ペアのトレースの長さの不一致を最小限に抑えるために、「波線技術」を採用しています。

私の質問は、波線形状を理解するための経験則または正確な計算があるかどうかです。意味を説明するために、添付ファイルを見てください。「緩い」波線を持つ1つのペア(画像では1.と表示されています)と「タイトな」波線を持つ2つのペア(画像では2つと表示されています)をルーティングしています。どちらが良いですか、それはまったく重要ですか?「タイトな波線」に関する私の懸念は、波線がほとんどのアプリノートで強く推奨されている90度の角度に近いため、反射による信号品質の低下です。一方、「ゆるい波線」はより多くのスペースを占めるため、差動インピーダンスを低下させていますか?

ありがとう、そして幸せな休日!-イゴール

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回答:


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曲がりくねったデザインがこの目的に使用されていること、つまりパスの長さの一致をどこで読んだかわかりません。(あなたが描いたような)波線RFID波線アンテナで意図的に使用されている唯一の場所を見つけることができることから、おそらく、ボード上にそれらの1つを構築したくないでしょう!

以下は、私が読んだ本(Jacob et al。Memory Systems)のパス長の一致の例です。曲がりくねった経路が1つまたは2つありますが、最大で1つまたは2つの周期しかありません。そこに示されているパターンは、「波線」の高振幅を好むようで、周期/反復の数が少なくなっています。そこに示されている他のほとんどのルートは、波線によってではなく、何らかの方法で延長されています。ここで使用される最も一般的な延長方法は、五角形のUターン(確立されたものを知らないために作成した用語)で、外側のポリラインが内側のポリラインよりも自然に長くなるようです。それらのデザインを生成するためにどのソフトウェアが使用されているのかわかりません(しかし、それは良い質問です)。

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さらに検索した結果、トレース長のマッチングに適用したときの波線の用語は「蛇行トレース」であるようです。

そして、私はそれらを議論する記事を見つけました:バリー・オルニーによるマッチドレングスルーティングの新しい傾斜...さて、記事は実際には蛇紋岩の代替案を提案することについてですが、比較する前にいくつかの背景があります。しかし、その記事に示されている非常に長い蛇紋岩は、実証/コントラストを目的としているように見えます。私のコンピューティングライフ(20年以上)の間に少なくとも20のネットワークカードモデルが近づいてきました。PCBであなた(またはその記事の1つ)のような顕著な波線に気付いたことを思い出せません...見えない内側の層(2つ以上あるいくつかのボード上)に存在した可能性があります。一部のカードは、マイクロストリップとして内部層に差動信号をルーティングします。

この曲がりくねった用語で、彼らは標準的な教科書の主題であることがわかりました。Thieraufの「シグナルインテグリティ理解」の本には、これについて2、3ページあります。別の用語は(その教科書によると)、「蛇行またはトロンボーンの痕跡」です。これが正しければ、前述の教科書から以下に抜粋したように、Uターン間のクロストークによって作成されるはしごのような波形に寄与するので、周期の数は最小限に抑えられます。残念ながら、これは純粋に理論的な分析です。ここに画像の説明を入力してください

この本は、これは単なる近似解であり、実際の動作を完全にシミュレートするには「3Dフィールドソルバー」が必要であるとも述べています。たとえば、信号は実際には2Dトレース長が示すよりも蛇行状に速く伝播します。私はその本がそのグラフから引き出そうとしている推奨を正しく直感しました。以下に引用:

最大結合電圧は曲がりくねったセグメントの数とともに増加するため、曲がりくねったレイアウトの場合は、短いセグメントの数を増やすのではなく、長いセグメントの数を減らすことをお勧めします。また、セグメントが少ないほど、コーナーが少なくなり、タイミングとインピーダンスの不確実性が低くなります。これらの理由により、セグメントは長く(通常は信号の立ち上がり時間より長く)、数が少ない必要があります。また、トレースが密にパックされるとクロストークが増加するため、セグメント間の間隔を広げることでラダーを減らすことができます。

最後に、この本はまた、クロストークによって引き起こされるはしごを(さらに)減らすために、蛇行状のセグメントの間に接地ガードトレースを配置することについても言及しています。この本はまた、この曲がりくねった問題に関するいくつかの詳細な論文をリスト/引用しています:

  • Wu、R.、and F. Chao、 "Laddering Wave in Serpentine Delay Line"、IEEE Transactions on Components、Packaging、and Manufacturing Technology、Part B、Vol。18、No。4、1995年11月、pp。644–650。
  • Rubin、BJ、およびB. Singh、「Study of Meander Line Delay in Circuit Boards」、IEEE Transactions on Microwave Theory and Techniques、Vol。48、No。9、2000年9月、pp。1452–1460。
  • Orhanovic、N。、ら、「PCB相互接続におけるマイクロストリップ蛇行の特性評価」、第50回IEEE電子部品および技術会議、2000年5月21〜24日、ネバダ州ラスベガス、pp。508〜512。
  • Shiue、G.、et al。、「Improvements of Time-Domain Transmission Wave in Serpentine Delay Line with Guard Traces」、IEEE International Symposium on Electromagnetic Compatibility、EMC 2007、Honolulu、HI、2007年7月9〜13日、pp。1 -5。
  • 奈良寿一郎、越路浩二、「多層ハイパーシールド蛇行ラインの遅延時間特性に関する研究」、IEEE International Symposium on Electromagnetic Compatibility、EMC 2006、Vol。3、オレゴン州ポートランド、2006年8月14〜18日、ページ760〜763。

より実際的な注意点として、NXPには、アプリケーションノートDisplayPort PCBレイアウトガイドライン(AN10798)があり、4-6ページのトレース長の計算のいくつかの側面に触れています。彼らは以下に示す曲がりくねった設計を推奨します。これは、差動ペア間の距離を大きくし過ぎないようにするなど、他の規則にも従います。

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Respawned Fluffに感謝します。特にCPUとメモリの間の接続を見る場合、私はこれらの曲がりくねったトレースに頻繁に遭遇しました。特に心配しているのは、ルーティングしているイーサネットトレースです。50mmのトレースがあり、ペアが5mm不一致です(つまり、RJ45コネクタの周りの配線により、TX +とTX-の間に5mmの長さの違いがあります)。長さの不一致が最大で5mmなので、私は蛇紋岩をまったく気にする必要があると思いますか、それとも差動ペアとしてまっすぐに配線するだけですか?
IgorEE 2015年

まあ、あなたはイーサネットの速度も言っていません(100Mbp、1Gbps; RJ45について言及したので10Gbpsではないと思います)。そのような質問に詳細に答えることができるHyperLynxなどの(高価な!)市販のシミュレーターがあります。自分でイーサネットカードを設計したことはないので、頭の上を言うことはできません。しかし、これが1Gbpsであると仮定すると、おそらくIntelの設計から学ぶことができます。たとえば、intel.com / content / dam / www / public / us / en / documents / design-guides /… その5mmを簡単に見ると、多くのように聞こえるので、おそらく補償する必要があります。
Fizz

それについて申し訳ありませんが、それは100Mbpイーサネットなので、おそらく5mm IAはそれほど悪くないのですか?そのインテルのデザインを見てみましょう。
IgorEE 2015年

たぶん。Intelは、ギガビットで30ミル以内のMDIペアに一致すると述べています。100 Mbpsでは300ミル(= 7.62mm)で問題ないと思います。しかし、私は間違っている可能性があります。また、ペア内またはペア間の長さの一致について話しているのかどうかは、あまり明確ではありません。後者はそれほど重要ではありません。ギガビットインテルでも、ペア間で2インチのミスマッチを許容しています(ただし、ペア内では30ミルのみ)。彼らはまた、EMIの増加(ケーブルを接続した状態)のため、また興味深いことに、蛇紋石がESD耐性を低下させるため、MDIの蛇行を(PCIeは許可しますが)回避すると述べています。
Fizz

不一致はペア内にあり、2つのペア間の不一致はそれほど重要ではないことを認識しています。raspberryPiモデルB +のルーティングを確認したところ、これは大まかにコピーしているデザインであり、上記のデザインのようにイーサネットラインにも蛇行があるので、長さのマッチングも維持に加えて重要だと思います差動インピーダンス。私は、蛇行形状設計へと親指のいくつかのルールがあるだろうが、明らかに上記のようなタイトな緩い蛇紋石の比較のほか、...そこにはルールがありません、適切なEMソルバーは次のようになりそうです期待していた
IgorEE

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タイトな波線に関する大きな懸念は、信号の一部がそれらを介して結合し、思ったよりも早く反対側に到達する可能性があることです。最初の図面のように大きく使用するのが最適です。

また、波線を送信機、受信機、またはコネクタのいずれかに近づけます。おそらく、送信機から離れた関心のある最高周波数コンテンツの1/4波長未満です。不連続部分をまとめるのに最適です。

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