イーサネット：PHYから磁気までの距離

イーサネットPHYと磁気回路の推奨配置について混乱しています。一般的には近いほど良いと思いました。しかし、その後、SMSC / Microchipアプリケーションノート（http://ww1.microchip.com/downloads/en/AppNotes/en562744.pdf）は言う：

SMSCは、LAN950xと磁気の間の距離を最小で1.0インチ、最大で3.0インチにすることを推奨しています。

紛らわしいことに、同じ段落の前半で次のように読むことができます。

理想的には、LANデバイスを磁気装置にできるだけ近づけて配置する必要があります。

私はMicrochipの優れたLANcheckサービスを使用し、設計をレビューした専門家は、EMIを最小限に抑えるために、チップと磁性体の間を1インチ以上離すことを提案しました。

信号の移動距離を長くすると EMI が最小になる理由がわかりません。

また、関連する質問—次の理由がわかりません。

ESD性能を最大化するために、設計者は、統合された磁気/ RJ45モジュールではなく、ディスクリートトランスの選択を検討する必要があります。これにより、ルーティングが簡素化され、イーサネットフロントエンドでの分離が強化され、ESD /感受性のパフォーマンスが向上します。

直感的には、シールドされたRJ45モジュール内に埋め込まれた磁気は、トレースが間にある個別のコンポーネントよりも優れたソリューションになるはずですか？

要約すると、

• PHYと磁気の間の最小距離を維持しようとする必要がありますか、それともそれらを可能な限り近くに配置する必要がありますか？
• 「マグジャック」または別のマグネティックスとRJ45ジャックを使用する方が良いですか？

• PHYの磁気学の最初の目的は、BALUN（またはバランスされていないICへのインターフェースBALancedラインおよびその逆）を作成することです。これにより、信号帯域幅全体にわたってコモンモード除去比CMRRが大幅に向上します。

• 二次要件はインピーダンス整合です。

• 3番目の要件は、CMRRを改善することによって、放射されるCMノイズを低減することです。

• 4番目は、予想されるEMフィールド、ESDなどに対する耐性を提供することです。

  1. 漂遊コモンモード磁場が近くの不平衡線に結合されると、目的が達成されません。逆二乗則により、磁気コアの約2倍のサイズの後のカップルは、適切なCMRRを達成するには十分ですが、信号と接地インピーダンスが不平衡であるため、パスを長くすると、CMから差動モードに変換されるよりも他のノイズ源にさらされます異なるインピーダンスの結合の違いによる。

  2. 100MHz以上の範囲の磁気コアは、導電性セラミックミックスである傾向があり、より絶縁性の高いLFハイミューフェライトコアとは対照的に、ESDの導電性結合の影響を受けやすくなります。