2層PCB上のイーサネットRMII


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はじめに:私はイーサネット接続システムを趣味として設計することを目指しています(つまり、十分な時間を費やしますが、あまり費やしたくありません)。私の設計上の制約は、理想的には、最小0.3mmの穴と最小0.15mmのトラック/クリアランスを備えた2層100mm x 100mm PCB、最大0.6mmの薄い合計スタックアップに固執することです。私の既知の製造元で4層PCBを製造するコストは、必要な数量のコンポーネントのコストを超えています(実際には1つだけですが、私の特定のケースでは最大10個のPCBで同じコストがかかります)。

私のアプローチ: Altium DesignerのKSZ8091RNA PHYにRMIIで接続された内蔵イーサネットMACを備えたATSAME54N20マイクロコントローラー。

 Altium DesignerのKSZ8091RNA PHYにRMIIで接続された内蔵イーサネットMACを備えたATSAME54N20マイクロコントローラー。

ATSAME54N20およびKSZ8091RNAの回路図

質問1:私が成功する確率はどれくらいですか?合計高さ0.6mmのスタックアップオプションを使用しても、GNDへの68オームの特性インピーダンスを維持すること(GNDはまだ注がれていません)は不可能と思われますが、最大トレース長は30mm未満で、CLKなどのトレースは4mmです。このような回路でリンギングと反射の問題が発生する可能性はありますか?

質問2:長さのマッチングは行われていませんが、両方のTXトレースは一緒にルーティングされ、RXトレースから分離されています。厳密な長さのマッチング許容誤差を検討する必要がありますか?

質問3:ハイライトされたNETは、高インピーダンスに設定される2つの未使用ピンを経由することでビアを節約します。これは一般的な方法ですか?これを行うとシグナルインテグリティは影響を受けますか?ビアを使用する方が良いですか?

注1: NCピンパッドを介してトレースを実行することについて説明しているトピックを見つけました。私の場合、十分に文書化された未使用のピンについて疑問に思っています。私もこの投稿に出くわしましたが、私はこのボードを自分でリフローはんだ付けする予定があり、そうする経験がないので、ピンを切断したり、チップに作用する不均一な表面張力に対処したりしたくありません。

注2: PHYから磁気回路への100オームの差動インピーダンストラックはまだ実行されていませんが、RMII信号に近づくことなくPHYから出ています。

注3:この機会に、コミュニティの知識と支援に感謝します。誰かが私の投稿が将来役立つことを願っています!


ファローアップ:

ここに画像の説明を入力してください

  • すべてのRMIIネットの長さは29.9mm +/- 0.1mmに一致していました。
  • 未使用のピンはトレースの実行に使用されませんでした。
  • スタックアップは総厚1.6mmのボードで構成され、インピーダンスの制御は行われませんでした。
  • GNDは、いくつかの3.3Vポリゴンと共に注がれる必要があり、どのトラックの下でも違反しません。

このデザインの方が優れていますか?

それはうまくいくように見えますか?


フォローアップ2:

ここに画像の説明を入力してください

ここに画像の説明を入力してください -インピーダンスをより一致させるために、グランド付きのコプレーナ導波路が実装されました。

ここに画像の説明を入力してください

私が見つけたRMIIトレースの正しい伝送線路インピーダンスに対する最も包括的な答えはWikipediaでした:

RMII信号は、伝送ラインではなく集中信号として扱われます。終端や制御されたインピーダンスは必要ありません。これを可能にするには、出力ドライブ(およびスルーレート)をできるだけ遅くする必要があります(立ち上がり時間1〜5 ns)。ドライバーは、25 pFの容量を駆動できる必要があります。これにより、最大0.30 mのPCBトレースが可能になります。少なくとも規格では、信号を伝送ラインとして扱う必要はないとしています。ただし、1 nsのエッジレートでトレースが約2.7 cmより長い場合、伝送線路の影響が重大な問題になる可能性があります。5 nsでは、トレースは5倍長くなる可能性があります。関連するMII規格のIEEEバージョンは、68Ωトレースインピーダンスを指定しています。ナショナルセミコンダクターでは、反射を低減するために、MIIまたはRMIIモードのいずれかに33Ω(ドライバー出力インピーダンスに追加)の直列終端抵抗を備えた50Ωトレースを実行することを推奨しています。

その他には、RMII v1.2仕様が含まれています。

すべての接続は、PCB上のポイントツーポイント接続であることが意図されています。通常、これらの接続は電気的に短い経路として扱うことができ、伝送ラインの反射は安全に無視できます。電気的に長いPCBトレースのコネクタも特性インピーダンスも、この仕様の範囲内にはありません。ボードレベルのノイズとEMIを最小限に抑えるには、出力ドライブをできるだけ低くすることをお勧めします。

そして、Sun Microsystemsのガイドライン:

MII信号と同様に、GMII信号は、次の式に従って信号の完全性を維持するためにソース終端されます。Rd(バッファインピーダンス)+ Rs(ソース終端インピーダンス= Z0(伝送線路インピーダンス))。

  • すべてのRMIIネットの長さは40mm +/- 0.1mmに一致していました。
  • 未使用のピンは信号トレースの実行に使用されませんでした。
  • 未使用ピンはGNDおよび3.3V接続に使用されました。
  • スタックアップは、総厚1.6mmのボードで構成されています。

このデザインの方が優れていますか?

それはうまくいくように見えますか?

一部のピンを3.3VまたはGNDに接続しても問題ありませんか?この練習なしで私はできました。

コプレーナ導波路に沿ってビアをいくつ配置する必要がありますか?ATMを経由する追加のスペースがあります。

信号トレース間のGNDトレースの幅は最大0.15mmですが、これで問題ありませんか?

ご回答いただきありがとうございます。ほんとうにありがとう !


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「NC」ピンは、チップ内で接続されていないことを意味するのではなく、それらに接続することを意味します。チップ上にNCピンが存在する理由はさまざまですが、NCピンが予約済みのピン、テストに使用されるピンなどである可能性があります。それらに接続すると、予期しない動作が発生する可能性があります。
TimB 2018年

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フォローアップを投稿していただきありがとうございます。スタックアップは1.6mmではなく0.6mm(これは非常に薄いPCBです)と言っていましたか?どちらの方法でも、インピーダンス計算に大きな違いはありません。これを2層で実行したいという(望ましくない)制約の範囲内で、これはより安全な解決策であり、信号伝搬の違いが処理されました(この速度で実行したことはないと思います)。しかし、デザインのインピーダンスの側面を扱っていないと思われますか?私が私の回答で行った計算は、信号をGndで埋めるコプレーナ波シナリオのためのものでしたので、現在は間違っています。
Techydude 2018年

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まず、それは現在〜140ohms(マイクロストリップ計算)、以前は〜86ohms(コプレーナ波計算)です。少なくとも学習演習では、両方のICのソースインピーダンスを調べて、エンベロープの裏側のZ0計算を確認し、反射/リンギングの問題があるかどうかを確認することをお勧めします(受信端はHi-Zです)。第二に、すべての信号はグラウンドを介して戻りますが、これは高速(クロストーク、EMIなど)にとって特に重要であるため、常に考慮する必要があります。そうでない場合、「仕事を半分だけ」しているので、上面gnd平面をどのように実行するかを見てください:-)(上面がない場合)。
Techydude 2018年

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これは、送電線の理論と数学に慣れていない場合に役立つかもしれないランダムなgoogleで思いついたばかりです。私は個人的には保証していませんが、この場合は「十分」に見えます:-): web.cecs.pdx.edu/~greenwd/xmsnLine_notes.pdf
Techydude

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特にクロックでは、直列抵抗を使用する必要があります。サンプルとして、「LAN8720 Ethボード」および「DP83848 Ethボード」の回路図とレイアウトを検索できます。
TEMLIB 2018年

回答:


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あなたは100BaseT(50MHz RMII信号)に適していると思いますが、他の理由でこれはまだ危険な設計だと思います。タイミングとインピーダンスを徹底的に分析する時間はありませんが、次のようなコメントを提供できます。

a)あなたがどこにいるか、またはクレジットカードにアクセスできるかどうかはわかりませんが、4層PCBは多くのPCB製造業者から非常に手頃な価格です。OSHpark.comが思い浮かびます。この制限に対処することで、(b)問題(次のポイント)も回避されます。

b)「NC」パッドに接続するのは危険であり、プロの設定ではほとんどノーノーです。多分それらは本当に「NC」であるかもしれません、または多分それらは新しい密接に関連したICだけでなくこのICの将来の製造にも入る更新されたシリコンの一部での将来の使用のために「予約」されています。そこには明らかにリードフレームがありますが、ワイヤーをシリコンにボンディングすることもできます。今日も将来も分からないだけです。これが、製造が「接続なし」と言っている理由です。その「十分に文書化された」(だれが言ったのか?)今日のNCは、将来、何らかのシリコンに接続されるようになる可能性があります。しかし、多分これはあなたの状況では一回限りの問題ではありません。

c)FR4の銅線を介した信号速度は約6 "/ 15cm / nsです。KSZ8091データシート(7.0タイミング図)から判断すると、タイミングを1ns以内に正確にしたいと思うので、十分です。ここで作業するためのスペース(長さ)。現在の「窮屈な」レイアウトよりもはるかに多く、タイミングの観点からは、MCUにそれほど近付ける必要はありません。個人的には、タイミングと長さにあまり夢中にならないでしょう。この状況でのマッチングでは問題ないと思います。ただし、これらの高速信号を同じ長さにすることをお勧めします。これは、高速設計では重要であるためです。PHYをプルするスペースがあるのは良いことです。 MCUから離れた位置にチップを配置して、長さを合わせるためのスペースを確保します。

d)シグナルインテグリティとインピーダンス:底面のグランドが0.6mm離れているため、カップリングやインピーダンスの制御はあまり得られません。これが4層PCBが存在する理由です:-)。私があなただったら、(タイミングの観点から)利用可能なその余分なスペース(PHYとMCUの間の距離)を使用して、これらの50MHz信号と直列にいくつかの0402抵抗を追加し(ソースに最も近く配置)、その結果、リンギング(反射)が問題になる場合に備えて、それらを遅くしてインピーダンスのR成分を上げるオプション。2層にこだわる場合は、PHYとMCUの間の利用可能なスペースを使用して、これらの高速信号間の上面にグラウンド接続銅線を追加します。

Saturn PCB Toolkitスクリーンショット

興味深いことに、Netgearの安価なGS305(右)と、さらに安価(左)のGS105 5ポートギガビットイーサネットスイッチで興味深いものが見つかりました。IIRCはギガビットであるため、これらは磁気回路に出力される約250MHzの信号であり、インピーダンス制御がより重要であると考えられます。それから、私は彼らの磁気が10 / 100BaseTでのみ評価されているのではなく、1000ではないと思われますが、彼らもそれを避けているようです!

左側がネットギアGS105、右側がGS305

GS105のさらに安価なモデルは2層のみです。

ネットギアGS105、2層PCB!


どうもありがとうございました !別の設計を試みてポストバックします。ICはさらに引き離され、長さが一致します。あなたのb)ポイントに関して、私はビアを避けるために通常のピンを使用しています。それらは出力として設定することができます。追加のピン容量が長さのマッチングにどの程度影響すると思いますか?それらの写真を本当にありがとう、彼らは慰めています!
ファンマヌエルロペスマンザノ2018年

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@JuanManuelLópezManzanoがらくた、私はあなたが彼らがノーコネクトピンであると言ったと思った?!しかし、それらはHi-Z入力として構成する予定のGPIOですか?地獄いいえ-ひどい考え。実際にオンシリコンGPIO回路の静電容量があり、それをRMII信号のすべてではなく一部に適用しているだけでなく、ファームウェアSNAFUがそれらを出力にして出力ドライバーに損傷を与えるリスクもあります( MCUまたはPHY ICのいずれか)-そして、リセット中にこれらの特定のGPIOがHi-Zになることを確認した後です。いいえ。ビアに対処するのに十分なタイミングヘッドルームがあります。
Techydude 2018年

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RMIIの場合、トレースをすべてクロックラインに一致させる必要があると思います。しかし、一部のトレースでは、追加のパッドから追加の静電容量が発生するため、パッドの速度がさらに遅くなり、それをどのように説明するかわかりません。

10 Mbpsで十分ですか?もしそうなら、あなたは大丈夫かもしれません。


10 Mbpsで十分です。(特性インピーダンスターゲットからさらに離れた)より細いトレースで、長さが一致する代替案を設計しています。誰かが余分なパッドを説明する方法を知っているなら、私に知らせてください!
ファンマヌエルロペスマンザノ2018年
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