タグ付けされた質問 「signal-integrity」

私はプロのPCBデザイナーがどのようにレイアウトを行い、そのテクニックから学ぶかを見るために、特にグラフィックスカードの複雑な商用PCBをチェックしていました。 以下に示すカードを確認すると、ビアの配置に関して2つのことに気付きました。 （より高い解像度の画像をここに示します）。 PCBは、エッジ全体がステッチビアで囲まれています。これらすべての役割は何ですか？シールドとして機能するためにグランドに接続されていると思いますが、それが本当なら、この配置によってどのようにこのシールドを達成するのか技術的に理解できませんか？ 取り付け穴の近くを見ると、パッドの周りにビアが追加されていることに気付きました。なぜですか？

43 pcb  pcb-design  signal-integrity 

回路では多くの場合、抵抗が信号ラインに直列に配置され、MCUのVDDラインと直列に配置されることもあります。これはラインのノイズを滑らかにすることを意図していますか？これは、同じことをするために.1µFのような小さなキャップを使用することとどう違うのですか？

31 capacitor  resistors  signal  signal-integrity 

VGAのピン配列を見ると、いくつかの接地ピンがあります。 なぜか興味があり、この答えを見つけました。まとめると、余分なグランドピンは、アナログ信号の干渉を防ぐために各ピンが独自のグランドを持つようになっています。 ただし、アナログ信号をサポートするDVI-Iコネクタは次のとおりです。 アナログピンは右側にあります。大きな十字架は接地され、それを囲む4つの小さなピンは赤、緑、青、および水平同期用です。ここで興味深いのは、それぞれが独自のVGAとは異なり、3つのカラーチャネルすべてでグラウンドが共有されていることです。 DVI-IではなくVGAを使用する場合、信号干渉を防ぐために追加のグランドピンが必要なのはなぜですか？これらは同じデータを送信する同じピンであり、物理コネクタが異なるだけです。したがって、接地コネクタの数が異なる理由についてはあまり意味がありません。

27 analog  video  signal-integrity  vga 

私のMCUは、約4つのデバイスでSPIバスを実行しています。このバスもボード外に拡張したいと思います。つまり、いくつかのPCBを「メイン」ボードに接続し、機能を拡張したいと思います。「パッド間の距離」は次のとおりです。 メインボードのトレース長+ケーブル長+拡張ボードのトレース長 3 "+ 6" + 3 "=約12" 私の経験では、リボンケーブルを介したこの距離での立ち上がり時間が約7 nsの1 MHzの信号でさえ、1 Vを超えてオーバーシュートしていました（ただし、過度のリンギングはありませんでした）。ボードには同じ電源から電力が供給されます。 注：立ち上がり時間はここでは確認できませんが、過度のオーバーシュートは確認できます-これは3.3V信号です。そして、はい、これはプローブからグランドまでの非常に短いワイヤで適切に測定されました。このサイトでよく推奨されるように。私はそれが測定エラーだとは思わない。 システムを4 MHzで動作させたいのですが、2 MHzでも問題ありません。最大 接続したいボードの数は約4で、これによりSPIバスが拡張され、約12のデバイスができます。私はすでにこのような機能を持っているので、これをコードで管理するのはそれほど難しいとは思わない 追加のスレーブ選択ラインを持つことも問題ではありません。 しかし、私の懸念は、あるボードから別のボードにSPIデータを送信する方法です。ストレートSPIを送信するか、一方をLVDSに変換し、もう一方をSPIに戻す必要がありますか？

24 spi  signal-integrity 

低速の8ビットDDR2チップをFPGAに接続しようとしていますが、動作させるために重要な質問がいくつかあります:-) 終端抵抗器のアイデアは信号の大部分をGNDにシンクすることであり、それによって信号のごく一部のみが反射して戻ってくるのは正しいですか？複数のリマイニング反射が位相がずれて干渉が少なくなるように、より小さな値の抵抗器を2〜3個と言ってみましたか？

24 signal  termination  signal-integrity 

PCIeを使用する設計を実装しました。PCIeインターフェースが単一のPCB上のチップ間通信レーンとして使用されるという点で多少異なります（たとえば、PCIeコネクタなし）。 ルートコンプレックスデバイスは、PCIe Gen 2準拠のFreescale i.MX6であり、通信するデバイスは、PCIe Gen 3準拠のデバイスであるMarvell WiFiモジュールです。2.5Gbpsで動作するシングルレーンインターフェイスです。 以下に示すインラインキャップの反対側に、適切な差動プローブを備えた高速スコープをはんだ付けすることにより、シグナルインテグリティの測定を行いました。 クロックについては、アイダイアグラムは非常によく見えます。 ただし、TXデータはそれほど多くありません。 WiFiチップにはオンチップ終端があるため、追加の終端が必要になるとは思わないが、間違っている可能性がある。 PCIe周辺機器用にi.MX6プロセッサ内で設定できるレジスタをいくつか見つけましたが、実際に何をするのか正確にはわかりません。ちょっとした試行錯誤も、私にはあまり得られていません。 レイアウトが適切な配線ルールに従っており、PCBが正しいインピーダンスで構築されていることを確認しました。システムにジッタがあることは明らかですが、反射またはディエンファシスの問題があるようです。誰かがアイダイアグラムで間違っていると説明したり、修正する方法を提案したりできることを望んでいます。 乾杯！

18 layout  signal-integrity  pcie  high-speed 

EMI / SIのレッスンを取り入れた場合、リターンループを可能な限り最小限に抑えることが重要です。その1つの簡単なステートメントから、多くのEMI / SIガイドラインを作成できます。 しかし、Hyperlynxやあら​​ゆる種類の完全なRFシミュレーションツールを見たことがない、または見たこともない...具体的に何に集中する必要があるか想像するのは少し難しい。私の知識も完全に本/インターネットに基づいています...正式ではなく、専門家とのあまりにも多くの議論に基づいているため、奇妙な概念やギャップがあります。 私が想像するように、私はリターン信号に2つの主要なコンポーネントがあります。1つ目は、低周波（DCっぽい）リターン信号で、一般に予想どおりに続きます...電力ネットワーク/プレーンを通る最小抵抗経路に沿っています。 2番目のコンポーネントは、グランドプレーン上の信号トレースを追おうとする高周波リターン信号です。レイヤーを4層ボード（信号、グランド、電源、信号）の最上層から最下層に切り替えると、HFリターン信号は、迂回してグランドプレーンからパワープレーンにジャンプしようとします。最も近い利用可能なパス（最も近いデカップリングキャップ、できれば... HFへの短いかもしれません）を介して。 これらの2つのコンポーネントをインダクタンスの観点から考えると、それはまったく同じことだと思います（HFではインダクタンスが低いことが意味するので、DC抵抗がほとんどすべてです）。しかし、それらを想像するのは簡単です対処する2つの異なるモードとして個別に。 これまでのところ大丈夫な場合、2つの隣接するプレーンを持つ内部信号層でどのように機能しますか？ 6層のボード（信号、接地、電源、信号、接地、信号）があります。すべての信号層には、完全に途切れていない隣接するグランドプレーンがあります（明らかにビア/ホールを除く）。中央の信号層には、隣接する電源プレーンもあります。電源プレーンはいくつかの領域に分割されます。私はそれを最小限に抑えようとしましたが、たとえば私の5Vスプリットは、ボードの外側の周りに大きな太い「C」の形を取ります。残りのほとんどは3.3Vで、ほとんどの大きなBGAの下には1.8Vの領域があり、その中央付近には非常に小さな1.2Vの領域があります。 （1）信号にグランドプレーンを通る良好なリターンパスがあることを確認することに焦点を合わせても、分割された電源プレーンは問題を引き起こしますか？（2）低周波数のリターンパスが「C」字型の5Vプレーンスプリットを大きく迂回すると、問題が発生しますか？（私は一般的にノーだと思うだろう...？） ほぼ等しいインダクタンスの2つの切れ目のないプレーンが両方にリターン電流を流す可能性があることを想像できます...しかし、私の予想では、電源プレーンに必要な大きな迂回はリターン信号自体をグランドプレーンに大きくバイアスします。 （3）また、中間層と最下層は同じグランドプレーンを共有しています。それはどれほど大きな問題ですか？同じグランドリターンを共有する互いに直接接続するトレースは、同じレイヤー上の単純な隣接トレースカップリングよりも互いに干渉し合うと直感的に推測します。それが起こらないことを確認するために、そこで一生懸命働く必要がありますか？ 「一般的にはそうですが、シミュレートせずにはわかりません」というコメントがあるかもしれないと思います...私が一般的に話していると仮定しましょう。 編集：ああ、私は何かを考えた。電源プレーンスプリットを横断すると、ストリップラインのトレースインピーダンスがねじ込まれますか？2つのプレーンがあることに一部基づいて、理想的なトレースインピーダンスがどのように低くなるかを見ることができます... 1つが破損した場合、それが問題になる可能性があります...？ 編集編集：さて、信号層間で平面を共有することに関する私の質問に部分的に答えました。表皮効果の深さは、おそらく、信号を飛行機のそれぞれの側に制限します。（1/2 Oz銅= 0.7ミル、50MHzでの表皮の深さは0.4ミル、200 MHzでの0.2ミルです。したがって、65MHzを超えるものはプレーンの側面に貼り付ける必要があります。そのコンポーネントはまだ問題になる可能性があります）

17 pcb  pcb-design  emc  signal-integrity 

40 x 74HC595シフトレジスタをチェーン化することを計画しています。74HC595のチェーン全体は、5 Vマイクロコントローラーによって制御され、これによりSDI、CLOCKおよびLATCH信号が生成されます。 以下の図に示すように、各シフトレジスタとマイクロコントローラには独自のPCBがあります。 機械的な制約のため、各シフトレジスタ間の距離は約30 cm（12インチ）になるため、制御信号は約の距離に沿って移動します。12 m（40フィート）。それに加えて、システム全体が非常にノイズの多い環境（蛍光灯、電源ケーブルなど）に取り付けられます。 私の懸念は、制御信号が非常にうるさくなり、シフトレジスタが間違ったものを出力する可能性があることです。私は考えていました： 各ボードのバッファーICを使用して、制御信号をバッファーします。どちらをお勧めしますか？ 信号用のボード間にシールドケーブルを使用する CLOCK可能な限り周波数を下げる。レジスタの内容を1日に数回更新するだけです。 上記の解決策は良いことですか？信号線の（潜在的な）ノイズを最小限に抑えるには、他に何ができますか？

16 noise  emc  signal-integrity  shift-register 

DSPに1.2Vを供給したい。このDSPは、全負荷時に2.6アンペアの電流を必要とします。このDSPの電気的仕様に基づく最小電源は1.16Vです。これは、電源プレーン、トレース、およびコネクタによって引き起こされる最大電圧降下が40 mVを超えないことを意味します。 私の場合、電源とDSP間の距離は約8000ミル（〜20 cm）であり、この電源は100 mOhmsを追加する2つのコネクタを通過するため、これを達成するのは非常に難しいことがわかりました。したがって、ドロップは260 mV（100 m x 2.6A）平面インピーダンスでのカウントなし。次の図に示すように、私のケースの簡単な回路図を描きました。 私の質問は： 総距離はわずか20 cmですか？または、実際の距離が40 cmになるようにリターンを追加する必要がありますか？（ ずっと悪いです ：（ ） この問題を解決するにはどうすればよいですか？ソースとDSPとの間の距離が20cm未満であることができないことを知ります。DSPの横に別のレギュレーターを追加する必要がありますか？またはそれは、このドロップを補うために、わずかに大きな電圧を発生させるために良いですか？（必要に1.2Vの供給は、他のコンポーネントに存在するとDSPから異なる距離にあります）。 どのようにしてR（面）上記のように画像に示すように、平面インピーダンスを計算することができますか？ ＃編集1： ポイント1に関しては、[OK]を、総距離は現在、残念ながら40センチメートルです。 高抵抗の主な要因であるコネクタの抵抗を減らす解決策を考えました。コネクタのデータシートによると、ピンの抵抗は25ミリオームで、余分な空きピンがあるので、8ピンを使用して1.2Vを送信し、8で割るようにしますが、今は質問です。この抵抗がピンだけのものなのか、嵌合後の合計なのかわかりませんか？そして、交配した後、それらを直列または並列抵抗として扱われるべき？

16 power  pcb  pcb-design  signal-integrity 

レトロコンピューティングの楽しみのためにZ80自作コンピューターを構築し、電子設計の基礎を学ぼうとしています。概念実証のために、私は前の週にブレッドボード上に基本的なシステムをすでに組み立てました。 現在のプロトタイプは非常に単純です。Iは、システムクロックとして74HCT04ピアス発振器によって駆動される4 MHzの水晶を用い、透過モード（中の2つの74HCT573ラッチLE16ビットアドレスバスのためのバッファとして高い）により制御反対方向にさらに2 74HCT573 RDとNOT RD双方向データとしてバスバッファ。私は、添付の100nsの AT28C256 EEPROM（のみ16 KiBのがデコードさ）および2つの150ナノ秒のシステムバスに8 KiBのSRAMチップ。74HCT42を使用してCS信号を生成しOE、EEPROMをLow WEからHighにハードワイヤードし、EEPROM を制御するCS信号を1つだけ残しました。 ブレッドボード上のすべてがうるさいですが、すべてのステージを完了した後、システムは完全に動作しているように見えました。今では、EEPROMから命令をフェッチSRAMへ/からデータを読み取り、書き込み、およびそれは別のラッチ74HCT573から作られたシリアルポートを持っている、ことができますD0に接続されているD0、LEある(NOT (IOREQ NAND WR))、出力から出てくるQ1だけで一つの出力ポート、つまり、 adrressデコードロジックなし。CPU / RAMを多用するベンチマークプログラムを作成しましたが、コンピューターは期待どおりの結果を出力できます。Memdumpsは、Z80がEEPROMからすべてのバイトを正しく読み取ることができるため、すべてが機能していることも示しました。 しかしD0、データバスのピンをプローブしようとすると、論理1の出力に奇妙な「ノッチ」が見られました。 そしてCS、EEPROM の信号がアクティブになった直後に、いくつかの論理1で常に表示されるようです。たとえば、青色のEEPROM CS信号に重畳された奇妙なノッチのキャプチャです。 問題を切り分けようとしたので、SRAMのすべてのCSピンをHIGHに固定し、システムから効果的に削除し、メモリアクセスのない単純なテストプログラムを作成しました。 .org 0x00 di xor a loop: out (0x00), a inc a jp loop しかし、問題は依然として変わらず、奇妙な「ノッチ」でいつものために表示されるいくつかの論理1S、直後にMEMRQ（それが今、基本的にワンチップだから）、および/またはCS（青）はローになります。 SRAMのすべてのCSピンはHIGHであるため、システムにはほとんどメモリとしてAT28C256 EEPROMチップ、出力ポートとしてラッチがあります。システムには、DMA要求中にEEPROMをオンザフライで再プログラムするAtmega328pで作られたインシステムプログラマもありますが、プログラマのすべてのデータとアドレス出力をトライステートにしたので、それが原因ではないと思います。プログラマーを追加する前からノッチを見てきました。 そのため、オペコードフェッチサイクル中に「ノッチ」を作成する必要があります。彼らは何ですか？ 私にはいくつかの仮説があります： 問題はありません。これはブレッドボードのシグナルインテグリティが悪いために発生したもので、適切に設計され、適切に分離されたPCBでは自動的に消えます。ブレッドボードには、インピーダンス不整合、反射、寄生容量、クロストーク、EMI / RFIなど、あらゆる種類の信号整合性の問題があります。ボード上を走る長いバスワイヤは、問題をある程度悪化させる可能性があります。 もしそうなら、「ノッチ」の性質を説明できますか？この現象はEEに名前がありますか？私は以前に多くのオーバーシュートとリンギングを見ましたが、「ノッチ」を見たことはありません。そして、なぜ私はいくつかの論理レベルでのみそれを見るのですか？ タイミング。EEPROM出力または他の論理回路の短い「整定時間」がバスにこの奇妙な効果を引き起こしている可能性はありますか？ 扇形に広がります。おそらく長いバスには大量の電流が流れ、静電容量が大きいため、EEPROM出力はバスを高く駆動するのに苦労していましたか？おそらく、オシロスコープのプローブもバスに負荷をかけていますか？ バスの競合、または何かがデータバスをプルする原因となった他の論理エラー。ありそうもないと思う？バス上の他のコンポーネントは分離されており、単一のAT28C256 EEPROMまたはラッチがこれを行う方法を確認できませんでした。しかし、配線エラーやブレッドボードの隠れた内部短絡のために、それはまだ可能だと思います。 …

15 embedded  logic-gates  signal-integrity  timing  z80 

私の質問はhttp://mobius-semiconductor.com/whitepapers/ISSCC_2003_SerialBackplaneTXVRs.pdfに関連しています。 18ページに、「ビアからの異なるタイプのTDR」の図がいくつかあります。異なるビアの下での容量、誘導、およびLCLタイトルに関して混乱しています。グラフがそのように見える理由の説明は何ですか？グラフの下にタイトルの意味は何ですか？1つが容量性で、もう1つが誘導的で、もう1つがLCLである理由はわかりません。また、ブラインドビアおよびカウンターボーリングの意味についてもわかりません。 伝送ラインと整合インピーダンスについてはある程度知っていますが、これまでにこのようなタイプのグラフやビアでの反射に遭遇したことはありません。

13 signal-integrity  transmission-line  via 

インターネット上のほとんどのソースは、スプリットパワープレーンを介した信号のルーティングとこれを適切に行う方法について説明しています。ここでの主な解決策は、短いリターン電流パスを作成することです。 信号を（電源プレーンではなく）分割された電源プレーンにルーティングすると、信号の整合性に顕著な影響が出るかどうか、対策を講じるべきかどうか疑問に思っています。 私の状況： 4層PCB： 最上層：信号 内部プレーン：分割されたグランド（アナログ/デジタル） 内部プレーン：分割された電源プレーン（この場合、3.3Vデジタルと3.3Vアナログが関連します） 最下層：信号 一番下のレイヤーで、デジタルセクションからアナログセクションに向けていくつかのクロック信号をルーティングしています。信号は、デジタルセクションとアナログセクションに分割された電源プレーンを通過します（ギャップは幅0.5mm）。グランドプレーン（デジタルとアナログの間のブリッジ）にしっかりとした電流リターンパスを提供するので、リターン電流は問題になりません。 クロック信号は12MHzをわずかに上回り、トレースの幅は0.2mm、最大長は13.4cmです。トレースは直列抵抗で終端されています。

12 signal-integrity 

入力インピーダンスが1 MOhmのスコープでMHz速度の信号を表示する場合、適切に補正された10：1プローブを使用する必要がある理由は誰でも知っています。誰が1：1プローブの良い用途を提供できるのでしょうか？これらのプローブは、私のラボではあまり使用されていません。 私が考えることができる唯一のことは、1：1プローブが電源リップル、スイッチングアーティファクトなどの測定に役立つかもしれないということです。しかし、1：1プローブは、たとえば、スイッチング電源レールで何が起こっているかを実際に確認するのに十分なグランド伝達インピーダンス。ハワード・ジョンソン（「Healthy Power」）およびジム・ウィリアムズ（「リニアレギュレータ出力のスイッチングレギュレータ残留の最小化」、ページ11）どちらも同様の手法について説明していますが、1：1プローブの代わりにプレーン同軸を使用しています。ハワードジョンソンの例では、バスワイヤを使用して同軸シールドをボードにはんだ付けし、可能な限り低い接地伝達インピーダンスを実現しています。アース線のインダクタンスを除去することは、高速スイッチングアーティファクトを調査するための鍵です。この場合、1：1プローブがどの程度うまくいくかはわかりませんが、おそらく問題なく動作するでしょう。 誰でも1：1プローブの他の用途を推奨できますか??

11 noise  oscilloscope  signal-integrity  probe 

チャネルは、CAN_H（赤）、CAN_L（青）、およびCAN_H-CAN_L（茶色）です。 下の図で、CAN_H-CAN_Lの信号形状が許容できることがわかります。ただし、CAN_HとCAN_Lはどちらも見栄えがよくありません。そして実際、デバイスはノイズの多い環境で実行されていません。2つの質問があります。 ここでは、シグナルインテグリティが問題だと思いますか？ CAN_H-CAN_Lには、時々1.65 Vの高電圧レベル（左側部分）がありますが、時には2.06 Vの高レベル（右側部分）があります。これは問題だと思いますか？

11 can  signal-integrity  singal 

私は職場でいくつかのUSB検証テストを実行していますが、作業しているAgilentオシロスコープは、かなりのアイダイアグラムとともに合格/不合格の統計の良い要約を返します。合格/不合格はスコープ内で示されるため、これらのダイアグラムで大量の分析を行う必要はありません。 私は過去数日間でこれらのかなりの数を見ました、そして、それは私に興味を起こさせました：一般に、「良い」アイ・ダイアグラムを「悪い」アイ・ダイアグラムから分けるものは何ですか？私が実行した多くのテストで、デバイスは失敗しましたが、アイダイアグラムは合格したものと非常に似ていました。 私は目を介して露骨な交差がある図を理解することができますが、これらの図を見るとき、他のどのような要因が考慮されますか？

11 usb  signal  signal-integrity