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ISPCのSDRAMモジュール（IS42S32800D）とLPC1788を使用したデザインがあります。これは32ビットインターフェイスです。 このデザインをルーティングし、6層のプロトタイプを行うPCBメーカーでプロトタイプを作成しました。プロトタイプPCBは正常に動作します。次に、通常のPCBサプライヤーから少量のバッチ（100）でPCBを製造することを考えました。私のプロトタイプが問題がないことを確認するために使用した情報をまとめました。 しかしながら！制作ボードに大きな問題があります。最初は、プロトタイプボードで使用したのと同じコードで、SDRAMからの応答を上げることができませんでした。以前のボードは120Mhzで動作していたので、この新しいボードに問題があると確信しました。次に、SDRAMデータラインでリピーターモードの使用を提案した投稿を見つけました（以前は使用していませんでした）。これにより、SDRAMから応答がありましたが、安定していません。16個程度のアドレスに書き込むことができますが、その後の読み取りで返されるデータ（すべてのアドレスで）は、最後に書き込んだデータです（おそらくリピーターモードが原因です）。リピーターモードを無効にすると、返されるデータは0xFFFFFFFです。私は48Mhzで接続しようとしています。これは、タイミングの最も低い構成です。 両方のボードで22オームの同じ終端抵抗（データライン上）を使用していますが、データラインは平均3cmです。時計のラインは2.4cmです。住所行は平均3.8cmです。 これも仕様外ですか？クロックが大幅に短い場合、クロックを長く遅延させる必要がありますか？これらのボードのシームレスな製造を希望していた設計については何も変更していないので、私は本当にここで立ち往生しています。 Maximum Data Line Length: 59mm (Although this includes the branch to the NAND Flash) Minimum Data Line Length (Ctrl to Res): 18mm Maximum Address Line Length: 44mm Minimum Address Line Length: 24mm CLK: 24.5mm CKE: 25mm CAS: 28mm RAS: 28.7mm 以下は、元の（動作する）プロトタイプのPCBスタック構成です。 これは、生産（機能しない）PCBのPCBスタック構成です。 SDRAMのルーティングは次のとおりです。

11 memory  signal  signal-integrity  sdram 

100Mbitイーサネットボードをデバッグしようとしていますが、解決しようとしている問題に直面しています。 これは送信ペアのアイダイアグラムです。受信ペアは非常に似ています。これはLAN8700 PHYであり、MIIインターフェイスを事実上無効にしたので、PHYはIDLEコードシーケンスを送信しています。データシートに従って、100Mbit / FDXに強制されます。100Mbit / HDXは同一です。 修正：デザインはLAN8700の内部1.8V電源を使用してVDD_COREネットに電力を供給しています。以前の説明で1.8Vロジック電源とVDD_CORE電源を混同していたに違いありません。高、ゼロ、低レベルは実際にはかなりまともなので、電源ノイズはそれほど高い可能性ではないようです。つまり、目は「押しつぶされ」ていません。違反がすべて非常に良い遷移のように見え、時間的に「ゆがんだ」だけであるという事実は、問題がPHY内のクリスタルまたはクリスタルドライバー/ PLLの電源にあると思います。 アイダイアグラムを実行させた場合（約15分）、マスクの違反を「塗りつぶす」と、画像に表示される白い違反が青いマスクの右側の白いシェブロン（>）の形になります。これは、タイミング誤差が、ランダムな分布であり、正確な量からタイミングを引きずるある種の離散ノイズではなく、ランダムに分布していることを示しています。 PHYが使用しているクリスタルの30ppm仕様は100ppm 802.3仕様の範囲内であり、PHYが指定する50ppm推奨仕様内にもあります。私は水晶が探しているものと一致し、LAN8700がその公称静電容量として指定しているものにかなり近い負荷コンデンサを使用しています。 MIIインターフェイスを無効にする前に、（Linuxのifconfigプログラムで報告されているように）フレーミングエラーが表示されました。リンクを10Mビットに強制してもエラーは発生しません。 私が気付いた非常に奇妙なことの1つは、PHYからMACへのRX_ER（受信エラー）信号でトリガーするようにスコープを設定した場合、フレームエラーがMACレポートに蓄積されても、エラーを通知しないことです。PHYのデータシートを読むと、RX_ERがアサートする状況が実際に非常に少ないことは明らかですが、アイダイアグラムでは、エラーが実際にPHYとMAC。 私はアイダイアグラムの基本を理解していますが、特定のアイパターンマスク違反を可能性のあるソースに変換する経験を共有できることを期待して、より経験豊富なポスターを探しています。 （編集：回路図を追加、VDD_CORE電源ソースを修正）

10 ethernet  timing  signal-integrity  troubleshooting 

はじめに：私はイーサネット接続システムを趣味として設計することを目指しています（つまり、十分な時間を費やしますが、あまり費やしたくありません）。私の設計上の制約は、理想的には、最小0.3mmの穴と最小0.15mmのトラック/クリアランスを備えた2層100mm x 100mm PCB、最大0.6mmの薄い合計スタックアップに固執することです。私の既知の製造元で4層PCBを製造するコストは、必要な数量のコンポーネントのコストを超えています（実際には1つだけですが、私の特定のケースでは最大10個のPCBで同じコストがかかります）。 私のアプローチ： Altium DesignerのKSZ8091RNA PHYにRMIIで接続された内蔵イーサネットMACを備えたATSAME54N20マイクロコントローラー。 質問1：私が成功する確率はどれくらいですか？合計高さ0.6mmのスタックアップオプションを使用しても、GNDへの68オームの特性インピーダンスを維持すること（GNDはまだ注がれていません）は不可能と思われますが、最大トレース長は30mm未満で、CLKなどのトレースは4mmです。このような回路でリンギングと反射の問題が発生する可能性はありますか？ 質問2：長さのマッチングは行われていませんが、両方のTXトレースは一緒にルーティングされ、RXトレースから分離されています。厳密な長さのマッチング許容誤差を検討する必要がありますか？ 質問3：ハイライトされたNETは、高インピーダンスに設定される2つの未使用ピンを経由することでビアを節約します。これは一般的な方法ですか？これを行うとシグナルインテグリティは影響を受けますか？ビアを使用する方が良いですか？ 注1： NCピンパッドを介してトレースを実行することについて説明しているトピックを見つけました。私の場合、十分に文書化された未使用のピンについて疑問に思っています。私もこの投稿に出くわしましたが、私はこのボードを自分でリフローはんだ付けする予定があり、そうする経験がないので、ピンを切断したり、チップに作用する不均一な表面張力に対処したりしたくありません。 注2： PHYから磁気回路への100オームの差動インピーダンストラックはまだ実行されていませんが、RMII信号に近づくことなくPHYから出ています。 注3：この機会に、コミュニティの知識と支援に感謝します。誰かが私の投稿が将来役立つことを願っています！ ファローアップ： すべてのRMIIネットの長さは29.9mm +/- 0.1mmに一致していました。 未使用のピンはトレースの実行に使用されませんでした。 スタックアップは総厚1.6mmのボードで構成され、インピーダンスの制御は行われませんでした。 GNDは、いくつかの3.3Vポリゴンと共に注がれる必要があり、どのトラックの下でも違反しません。 このデザインの方が優れていますか？ それはうまくいくように見えますか？ フォローアップ2： -インピーダンスをより一致させるために、グランド付きのコプレーナ導波路が実装されました。 私が見つけたRMIIトレースの正しい伝送線路インピーダンスに対する最も包括的な答えはWikipediaでした： RMII信号は、伝送ラインではなく集中信号として扱われます。終端や制御されたインピーダンスは必要ありません。これを可能にするには、出力ドライブ（およびスルーレート）をできるだけ遅くする必要があります（立ち上がり時間1〜5 ns）。ドライバーは、25 pFの容量を駆動できる必要があります。これにより、最大0.30 mのPCBトレースが可能になります。少なくとも規格では、信号を伝送ラインとして扱う必要はないとしています。ただし、1 nsのエッジレートでトレースが約2.7 cmより長い場合、伝送線路の影響が重大な問題になる可能性があります。5 nsでは、トレースは5倍長くなる可能性があります。関連するMII規格のIEEEバージョンは、68Ωトレースインピーダンスを指定しています。ナショナルセミコンダクターでは、反射を低減するために、MIIまたはRMIIモードのいずれかに33Ω（ドライバー出力インピーダンスに追加）の直列終端抵抗を備えた50Ωトレースを実行することを推奨しています。 その他には、RMII v1.2仕様が含まれています。 すべての接続は、PCB上のポイントツーポイント接続であることが意図されています。通常、これらの接続は電気的に短い経路として扱うことができ、伝送ラインの反射は安全に無視できます。電気的に長いPCBトレースのコネクタも特性インピーダンスも、この仕様の範囲内にはありません。ボードレベルのノイズとEMIを最小限に抑えるには、出力ドライブをできるだけ低くすることをお勧めします。 そして、Sun Microsystemsのガイドライン： MII信号と同様に、GMII信号は、次の式に従って信号の完全性を維持するためにソース終端されます。Rd（バッファインピーダンス）+ Rs（ソース終端インピーダンス= Z0（伝送線路インピーダンス））。 すべてのRMIIネットの長さは40mm +/- 0.1mmに一致していました。 未使用のピンは信号トレースの実行に使用されませんでした。 未使用ピンはGNDおよび3.3V接続に使用されました。 スタックアップは、総厚1.6mmのボードで構成されています。 このデザインの方が優れていますか？ …

10 pcb-design  altium  ethernet  signal-integrity  rmii 

私はOMAP Linux SPIマスターが6つのSPIスレーブペリフェラル（5x A / Dコンバーターと単一の磁力計）と相互作用するプロジェクトに取り組んでいます。 SPIクロック周波数を設定でき、50 kHz、100 kHz、1 MHzで実験しました。 SPIマスターとすべての周辺機器からの長さを示す配線/ボード図を添付しました。私の実験の場合、マスターから離れたSPIバス長（すべてのワイヤー長）は約970mmです。 私が見つけた問題は、バスに他の周辺機器を追加すると、1つの周辺機器との通信が失敗することです。バスの反対側にある磁力計への通信が通過しても、磁力計ハーネススタブが取り外されてからA / Dセクションに戻るまで、反対側のA / Dコンバーターとの通信は失敗します。 ここでいくつか読んだことがあります： SPIバス終了の考慮事項 とここ： 短距離のボード間通信 RC LPFを任意の駆動ノードの近くに配置することをお勧めします。そのため、マスター側のSCLKとMOSI、および各6x MISO / SOMI信号。47pF / 27R RCネットワークを使用してUSBに対して同様のアプローチが行われるのを見てきました。私の意図は、鋭いエッジの高速〜100nsecのエッジ遷移を減らすために私の回路でこれを試すことです。 これは、RC LPFを追加するためにここで実行している正しい手順ですか？これは本当に揺れているようです、もっと良い練習はありますか？TIのアプリノートで、バス距離を長くするためのSPIの拡張について説明しましたが、これは適切な解決策ですか、それとも高速エッジ遷移による高周波高調波の問題の1つですか？ http://www.ti.com/lit/an/slyt441/slyt441.pdf ありがとう、ニック

10 spi  bus  signal-integrity 

私は週末にエリックボガティンからのビデオ講義を吸収し、彼の本「Signal and Power Integrity-Simplified」を読みました。 彼は、PCBのリターンパスは、信号パスの下のVCCレールである可能性がある任意のDCプレーンである可能性があると述べています。 次の簡単な回路を考えます この回路のシミュレーション – CircuitLabを使用して作成された回路図 U1およびU2が最上位層に配置され、TXおよびRXが最上位層のみにルーティングされる場合、信号の戻りパス（TXからRX）はVccになります。私はそれで大丈夫です。 私の質問は、リターン電流がTXピンの真下に達すると、電流はどこに行くのですか？この時点で、それはGndへの道を見つけるのですか、それともTXに戻り、ダイを経由してグラウンドに戻りますか？ **本からテキストを追加**

10 pcb  signal-integrity  pcb-layers 

効果は何であるその機能動作上のオペアンプの電源電圧入力の一つに電圧シフトは、（Δ Vが正または負であり得ますか）？Δ VΔV\Delta VΔ VΔV\Delta V 私は非反転増幅器を設計するよ、それを仮定及びR 2 = 1 のk Ω。供給電圧は; V + = + 5.0 VとV - = - 4.5 V。そして、私のオペアンプはMCP6V31です。入力電圧が1kHzの正弦波電圧で、ピークツーピークが10mVの場合、出力電圧はどうなりますか？ R1= 100 K ΩR1=100kΩR_1 = 100k\OmegaR2= 1つのK ΩR2=1kΩR_2 = 1k\OmegaV+= + 5.0 VV+=+5.0VV_+ = +5.0VV−= − 4.5 VV−=−4.5VV_- = -4.5V

9 power-supply  voltage  operational-amplifier  signal-integrity  dc-offset 

2 MHzのSPIバスがありますが、信号の一部がしばしば「震え」ていることに気づきました。はい、トリガーは正しく設定されているので、問題はそこにあるとは思いません。 ここで私が何を意味するかを見ることができます（これは永続モードがオンの場合）。これは私のSPIバスのクロックです。 SPIは正常に動作します。私は複数のボードで数百メガバイトを転送しましたが、今のところ問題は見ていません。しかし、私はまだここで問題になる可能性があることを知りたいと思っています。また、機能しても問題を修正する必要がありますか？ 測定は、非常に小さなグランドクリップを使用してソースで直接行われました。 これは私の回路の簡略化した回路図です。もちろん、ボードにはより多くのSPIデバイスがありますが、uCとSDカード以外にはまだボードにはんだ付けされていないため、この質問の目的にはこれは正確です。 マスター（AVR Mega 128）は、内蔵のRCオシレーターで実行されています。これが関連するかどうかはわかりませんが、信号が時間内にシフトするため、RCオシレーターのジッターもSPIバスで発生する可能性があります。私はそれについて言及すると思いました。また、これらの測定中にコントローラーを無限ループで実行していることにも気付きました。これがコードです： while(1) { setFirstBitOnDriver(driver); // this sends a 8-bit command on the SPI bus. GLCD_SetCursorAddress(40); // Change cursor position on the display. GLCD_WriteText("LED: "); for(wire=0;wire<72;wire++) { itoa(wire+1,str,10); GLCD_WriteText(str); GLCD_SetCursorAddress(44); _delay_ms(10); shiftVectorOnDriver(driver); // another command on SPI. 8-bit wide. } } 内部が72回実行されて終了すると、ジッター/震えが発生する可能性があります。最初の3行を実行するには追加の時間がかかるため、追加の処理時間のために、73番目ごとの波形がわずかに異なる時間に到着する可能性があります。私が賭けなければならなかった場合、私はこれが私の問題の原因であると推測しています（可能であれば、私はこの瞬間にそれを確認しますが、私のボードは仕事中で、翌週はオフです！）しかし、私はまだ意見を望んでいます/この問題に関するSEの回答。 しかし、uCが8 …

9 spi  signal-integrity 

Altium Designerを使用してPCB上の高速信号伝搬をシミュレートする方法をついに発見しました。使いやすく便利です。 私は疑問に思う、 Altiumシグナルインテグリティチェックの結果、現実にどれだけ近いか（PCBレイヤーが正しく設定され、ドライバーとレシーバーに適切なモデルが使用されている場合）、および HyperLynxのような（よりよく知られている/強力な）ツールを使用する主な利点は何ですか？

9 altium  signal-integrity  hyperlynx 

動作周囲温度範囲が25 + -5Cに十分に調整されている回路があるとします。コストの他に、異なるタイプのセラミック誘電体の使用例は何ですか？言い換えると、特定のセラミック誘電体が他のセラミック誘電体よりも優れているか、劣っているアプリケーションは何ですか？一般化できますか？ セラミックコンデンサの文字コードが誘電体の温度依存性を示すことになっていることは知っていますが、これらすべての質問が示唆するように、それについて他に言えることはありますか？ ltc3525-datasheet-states-that-c​​apacitors-must-be-x5r-or-x7r-not-y5v-why なぜ製造業者が強く非推奨か、x7rコンデンサがAC信号であるか、そして... Y5VまたはZ5Uコンデンサは何に適していますか？ セラミックコンデンサマイクロフォニック帯域幅 積層セラミックコンデンサの仕様は、誘電体クラス内で異なりますか？ また、パッケージのサイズが寄生成分に影響し、したがって共振周波数とキャップの損失に影響することも知っています。いくつかの誘電体は、より小さなパッケージとより高い電圧では利用できず、多くのセラミックは圧電/マイクロフォニック効果を示します（どれか）。これらの要素すべてをいくつかの経験則に凝縮できますか？ また、製造元のデータシートでは、コンデンサの特定のアプリケーションを想定しているように見えることにも気づきました。たとえば、コンデンサの一部に漏れ、共振、または損失を指定していません。 ただし、周囲温度が要因ではない場合、特定の作業に最適なコンデンサはどれでしょうか。アプリケーション/特定のタイプの自己発熱は問題ですか？ これまでの私の商用回路はすべてコストに敏感ではなかったため、ICデータシートで提案されているように、すべてのセラミックキャップにX7R、X5R、またはNP0を指定するだけです。しかし、これらの提案の背後には、温度依存性以上のものがあるのでしょうか？ キャップの目的にもっと注意を払うべきですか？たとえば、X5R / X7Rをパワーバイパスとレギュレーションだけに使用しますが、信号パスにあるものにはNPxを使用しますか？一般化は可能ですか、それとも（非常に不完全な）製造業者のデータシートを詳細に読む必要がある問題ですか？ 要するに。設計中に部品の検索を簡単にするために適用できる一般的な原則はありますか？

9 capacitor  circuit-design  signal-integrity  ceramic 

USB3.0（+ 5gbps）用のFFC / FPCケーブルを供給しようとしています。これは私に信号伝達の問題をもたらしました。私はこのトピックの初心者です。反射を最小限に抑えるには、PCBのインピーダンスをコネクタ/ケーブルと一致させる必要があることを知っています。 ワイヤーを介して送信できる信号の速度を確認する方法を知りたいと思っていました。具体的には、どのようなケーブルパラメータが伝送速度に影響を与えますか？どんな助けでもありがたいです。

8 signal-integrity  high-speed  ffc  fpc 

私の質問は、特定のバスまたはラインと、私がそれに置くべき終端についてではありません。 バスによっては、CANのような終端抵抗やメモリのアドレス/データが必要なことを知っています。 私がよく理解していれば、これらの抵抗は信号の反射を避けるために必要です。 私の質問は： 終端抵抗は反射を避けるためだけに必要ですか？ 反射につながる電気的現象は何ですか？抵抗がない場合、信号に反射があるのはなぜですか？ 抵抗器の値は、バスの長さまたはバスの周波数に依存しますか？ 抵抗が反射目的である場合、抵抗を追加することによって反射を破壊する現象は何ですか？ 終端抵抗が並列で必要な場合と直列で必要な場合があるのはなぜですか？

8 resistors  signal-integrity  bus  reflection 

現在、DDSベースの関数発生器に取り組んでいます。アイデアは、三角形/正弦波または方形波を生成するAD9834チップを使用することです。いくつかの増幅エレクトロニクスでは、設定可能な周波数、オフセット、振幅が必要です。達成したい設定周波数はありませんが、10MHzを超える値を取得するのはよいでしょう。私は最善の結果を得るために物事をうまく動かそうとしている。 振幅分解能のいくつかの範囲を切り替える方法を検討してきました。たとえば、最大で10Vの振幅を取得したいのですが、低い振幅（<2V）で1mVのステップサイズを使用します。16ビットDACの使用を避けるために、リレーを使用して2つのフィードバック抵抗または2つの増幅回路（閉接点と開接点の2つの異なる範囲）を切り替えることを考えていました。リレーは、希望する波形に対してすべてのDACとリレーをどの設定にするかを決定する、ある種のマイクロコントローラーによって切り替えられます。 私の主な懸念は、リレーが追加のノイズを追加する可能性があることです。メカニカルリレーは大丈夫だと思います（これは本当ですか？）。ソリッドステートリレーもサイズの関係で見ていました。 しかし、Wikipediaで読んだところ、ソリッドステートリレーは閉じていると抵抗が高くなり、「電気ノイズが増加」します。低振幅（たとえば、100mVpp）または高周波信号（> 5MHz）のソリッドステートリレーの問題はどれほど大きいか。SSRを使用する価値がありますか、それとも代わりに複数のMOSFETを使用しますか？ ソリッドステートリレーを回避し、代わりに機械的スイッチングに焦点を合わせる必要があります（信号がよりきれいに通過すると予想されるため）？

8 relay  noise  signal-integrity  solid-state-relay  dds