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レイアウトは、部品の配置やトレースのルーティングを含むPCBの設計プロセスです。

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デカップリングキャップ、PCBレイアウト
PCBレイアウトの詳細に関しては、私は幾分無知だったと思います。最近、私はまっすぐで狭い私を導くために彼らのベストを尽くすいくつかの本を読みました。ここに、最近の私の取締役会の例をいくつか示します。私は、3つのデカップリングキャップを強調しました。MCUはLQFP100パッケージで、キャップは0402パッケージで100nFです。ビアはグランドと電源プレーンに接続します。 トップキャップ(C19)は、ベストプラクティスに従って配置されています(私が理解しているとおり)。他の2つはそうではありません。私は問題に気づいていません。しかし、それでも理事会は研究室の外に出たことはありません。 私の質問は次のとおりだと思います。トラックが短い限り、重要ですか? Vrefピン(ADCの基準電圧)にも100nFのコンデンサがあります。Vref +は、オンボードTL431シャントレギュレータから供給されます。Vref-はグランドになります。シールドやローカルアースなどの特別な処理が必要ですか? 編集 素晴らしい提案をありがとう!私のアプローチは、常に切れ目のないグランドプレーンに依存することでした。グランドプレーンのインピーダンスは可能な限り低くなりますが、このアプローチは高周波信号に対しては単純すぎます。MCUの下にローカルグランドとローカル電源を追加することで、簡単に突き刺しました(この部品は100MHzで動作するNXP LPC1768です)。黄色のビットはデカップリングキャップです。並列キャップについて見ていきます。ローカルグランドと電源は、示されている場合、GND層と3V3層に接続されます。 ローカルのグランドと電源は、ポリゴンで作られています(注ぐ)。「トラック」の長さを最小化するための主要な再ルーティング作業になります。この手法により、パッケージの下およびパッケージ全体にルーティングできる信号トラックの数が制限されます。 これは受け入れられるアプローチですか?

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シャーシアースをデジタルアースに接続する必要がありますか?
シールドRJ45(イーサネット)、RS232、およびUSBコネクタを備え、12V AC / DCブリック電源アダプタ(ボード上で5Vおよび3.3Vの降圧を行う)で動作するPCBで作業しています。設計全体が金属製のシャーシに囲まれています。 I / Oコネクタのシールドは、PCBの周辺にあるCHASSIS_GNDプレーンに接続され、金属シャーシのフロントパネルとも接触します。CHASSIS_GNDは、堀(ボイド)によってデジタルGNDから分離されています。 ここに質問があります:CHASSIS_GNDをデジタルGNDプレーンに接続する必要がありますか? 私は数え切れないほどのアプリノートとレイアウトガイドを読みましたが、これらの2つのプレーンをどのように結合すべきかについて、誰もが異なる(そして一見矛盾しているように見える)アドバイスを持っているようです。 これまで私は見てきました: 電源の近くに0オームの抵抗器を使用して、1点でそれらを接続します 電源の近くで単一の0.01uF / 2kVコンデンサでそれらを接続します 1Mの抵抗と0.1uFのコンデンサを並列に接続します 0Ω抵抗と0.1uFコンデンサを並列に接続してそれらを短絡させます I / Oの近くで複数の0.01uFコンデンサを並列に接続します PCBの取り付け穴を介してそれらを直接ショートさせます それらをデジタルGNDと取り付け穴の間にコンデンサで接続します I / Oコネクタの近くにある複数の低インダクタンス接続を介してそれらを結び付けます それらを完全に分離したままにします(どこにも接続されていません) ヘンリーオット(http://www.hottconsultants.com/questions/chassis_to_circuit_ground_connection.html)によるこの記事を見つけました。 最初に、すべきではないこと、つまり、回路接地と電源のシャーシ接地との間に単一ポイント接続を行うことを説明します...回路接地は、Iの低インダクタンス接続でシャーシに接続する必要がありますボードの/ Oエリア このようなボード上で「低インダクタンス接続」がどのように見えるかを実際に説明できる人はいますか? これらのプレーンを相互にショートまたはデカップリングするEMIおよびESDの理由は多数あるように思われ、それらは互いに相反する場合があります。これらの飛行機を結び付ける方法を理解している人はいますか?

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USBコネクタシールドの接続方法
PCBにUSBコネクタシールドを配線する方法は?USBが配置されている場所でGNDプレーンに接続する必要がありますか、またはシールドをGNDから絶縁する必要がありますか、またはESD保護チップ、高抵抗抵抗器またはヒューズを介してグランドに接続する必要がありますか? PS。シールド接続を回路図に配置する必要がありますか、それともPCBに配線するだけですか?

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標準のPCBトレース幅?
PCBトレースのサイズに標準はありますか? それは約25 milと他の10 milです、またはあなたはあなた自身を選ぶことができますか? いくつかの厚いトレースでは400mAを流しますが、他のすべてのトレースでは30mA未満を流します。どのくらいのサイズが必要ですか?
45 pcb  layout 

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LEDで2つの抵抗を並列に使用する必要があるのはなぜですか?
だから私はArduino R3の回路図を見ていましたが、この小さな設計の選択に気付きました。 このようなことをする理由は何ですか?つまり、デザイナーが何を考えているのかを知るのは難しいのですが、スペースを節約するためにこの方法で行われたのかもしれません。他の利点はありますか?
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DC / DCブーストコンバーターで大きな発振を引き起こす原因は何ですか?このグラウンドバウンスまたは他の効果はありますか?
DC-DCブーストコンバーター用に最初のPCBを設計したのは、非常にノイズの多い出力が生成されることを確認するためだけです。設計はMIC2253に基づいています。 概略図は次のとおりです。 私の回路では、入力電圧(Vin)と出力電圧(Vout)のさまざまな組み合わせが可能です。私がデバッグしているケースは、Vin = 3.6VおよびVout = 7.2Vです。負荷は120オームの抵抗器でした。デューティサイクルD = 0.5(50%)を計算しました。これは、データシートで指定されている最小10%および最大90%のデューティサイクル制限内にあるようです。他のコンポーネント、つまり、キャップ、インダクタ、抵抗は、データシートがそのアプリケーション例で提案しているものと同じか類似しています。 このデザインは出力に正しいRMSステップアップ電圧を与えるように見えますが、オシロスコープで信号を見ると、インダクタのスイッチングによって開始されたと思われる減衰正弦波電圧振動が周期的に現れるのがわかります。ボード上のほぼすべてのグランドポイントで同じ振動が見られます。出力の振動は大きく、3 Vピークツーピークです。少し調べてみると、私の問題はコンバータの選択に特有のものではなく、PCBレイアウトの問題にあるようです(以下のリンクを参照)。許容できる結果を得るためにレイアウトを修正する方法がわかりません。 これらのドキュメントは、問題のデバッグに役立ちます。 http://www.physics.ox.ac.uk/lcfi/Electronics/EDN_Ground_bounce.pdf http://www.analog.com/library/analogDialogue/cd/vol41n2.pdf http://www.enpirion.com/Collat​​eral/Documents/English-US/High-frequency-implications-for-switch-mode-DC-R_0.pdf http://www.maxim-ic.com/app-notes/index.mvp/id/3645 http://www.maxim-ic.com/app-notes/index.mvp/id/735 3つの画像を添付しました。「original pcb.png」には、問題のあるボードの画像が含まれています。2層のボードです。赤は一番上の銅です。青は底部の銅です。 「current loops.jpg」は、インダクタの充電(オレンジ)および放電(黄色)に使用される2つの異なる電流経路のオレンジと黄色のオーバーレイを備えたプロトタイプボードを示しています。記事の1つ(http://www.physics.ox.ac.uk/lcfi/Electronics/EDN_Ground_bounce.pdf)は、2つの電流ループの面積が変わらないことを示唆しているため、それらの変化を最小限に抑えるようにしました。 「pcb_fix.png」で始めた新しいレイアウトの領域。元のPCBをハックして、この新しいレイアウトに近づけましたが、ボードのパフォーマンスは変わりませんでした。まだうるさいです!ハックの品質は「pcb_fix.png」に示されているほど良くはありませんが、おおよその近似値です。ある程度の改善が期待されていましたが、何も見当たりませんでした。 私はまだこれを修正する方法がわかりません。恐らく、グランド注入が寄生容量を過剰に引き起こしているのでしょうか?おそらく、キャップのインピーダンスが大きすぎます(ESRまたはESL)?これらはすべてセラミック多層であり、データシートで要求されている値と誘電体、つまりX5Rを持っているため、そうは思いません。おそらく、トレースのインダクタンスが大きすぎる可能性があります。シールドインダクタを選択しましたが、その磁場が信号に干渉している可能性はありますか? どんな助けも大歓迎です。 ポスターのリクエストに応じて、さまざまな条件下でのオシロスコープの出力を含めました。 出力、AC結合、1Mオーム、10X、帯域幅制限オフ: 出力、AC結合、1Mオーム、10X、帯域幅制限オフ: 出力、AC結合、1Mオーム、10X、BW制限20Mhz: 出力、AC結合、1Mオーム、1X、BW制限20Mhz、1uF、10uF、100nFキャップ、および120オームの抵抗シャント出​​力、つまり、これらはすべて並列です。 スイッチングノード、DC結合、1Mオーム、10X、帯域幅制限オフ スイッチングノード、AC結合、1Mオーム、10X、帯域幅制限20Mhz 追加:元の振動は大幅に減衰しましたが、負荷が重いと新しい望ましくない振動が発生します。 Olin Lathropによって提案されたいくつかの変更を実施すると、振動振幅の大幅な減少が観察されました。元のcicuitボードをハックして新しいレイアウトに近づけることで、発振を2Vピークツーピークに下げることができました。 新しいプロトタイプボードを入手するには少なくとも2週間以上かかりますので、問題を整理するまでこの注文を避けています。 追加の入力22uFセラミックコンデンサを追加しても、ごくわずかな違いしか生じませんでした。しかし、圧倒的な改善は、出力ピンの間に22uFのセラミックキャップをはんだ付けし、キャップ全体の信号を測定することによってもたらされました。これにより、スコープの帯域幅を制限することなく、ノイズの最大振幅がピークツーピークで150mVになりました!! Madmangurumanは、回路の代わりにプローブの先端を変更することを提案したことを除いて、同様のアプローチを提案しました。彼は、グランドとチップの間に2つのキャップを置くことを提案しました。1つは10uFの電解コンデンサで、もう1つは100nFのセラミックです(並列と仮定します)。さらに、測定の帯域幅を20Mhzに制限し、プローブを1倍にすることを提案しました。これは、ノイズ減衰効果もほぼ同じ大きさであるように思われました。 これが許容できるほど低いノイズフロアなのか、スイッチングコンバータの一般的なノイズ振幅なのかはわかりませんが、大幅に改善されています。これは勇気づけられるものだったので、さらに大きな負荷がかかった場合の回路の堅牢性をテストしました。 残念ながら、負荷が重いと、回路が新しい奇妙な動作を引き起こします。30オームの抵抗負荷で回路をテストしました。ボードは入力電圧をブーストしますが、出力は低周波のこぎり波/三角波出力になります。これが何を示しているのか分かりません。私には、1 Mhzのスイッチング周波数よりもはるかに低い周波数での出力キャップの定電流充電および放電のように見えます。これがなぜ起こるのか分かりません。 同じテスト条件下でスイッチングノードをプローブすると、乱雑な信号と恐ろしい振動が示されました。 ソリューションが見つかりました 質問への回答が完了し、回路は適切に機能しています。Olin Lathropが示唆したように、問題は実際に制御ループの安定性に関連していた。私は素晴らしい提案を受け取ったかもしれませんが、この行動方針を提案したのはオリンだけでした。したがって、私は彼に私の質問に対する正しい答えを与えました。しかし、私は皆の助けに大いに感謝しています。行われた提案のいくつかは、まだ設計の改善に関連しており、ボードの次のリビジョンに実装されます。 また、ノコギリ波/三角形の出力の周波数は、スイッチングノードでの信号の方形波部分と同じ周波数であることに気づいたため、Olinのアドバイスに従う必要がありました。出力の電圧のランプアップはインダクターの正常な通電によるものであり、ランプダウンはスイッチングノードの信号の振動部分の間にインダクターの適切な通電の失敗によるものだと思いました。これが安定性の問題であることが理にかなっています。 補償ピンを詳しく見るというOlinの提案に従って、compピンのRCシリーズネットワークの容量を増やすと、制御ループの安定性が回復することを確認しました。これがスイッチングノードに与えた影響は、方形波出力からわかるように重要でした。 低周波のこぎり波/三角波は除去されました。 いくらかの高周波ノイズ(100Mhz)がまだ出力に存在する可能性がありますが、これは単なる測定の人工物であり、200Mhzスコープの帯域幅が20Mhzに制限されると消えることが示唆されています。この時点では、出力はかなりきれいです。 高周波ノイズに関する質問がまだ残っていると思いますが、私の質問はより一般的であり、このデバッグの質問に固有のものではないため、スレッドはここで終了します。

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milまたはmmでレイアウトしますか?
10 mil間隔で10 milトレースを使用しています。PCBベンダーは、7 milまでのトレースが好きだと述べています。しかし、その後、すべての信号にアクセスできるようにQFPをファンアウトする方法を示すPDFを見つけました。QFPは0.4mmまたは0.6mmピッチでパッケージ化されているため、ミリメートルを使用します。 また、0.05mmグリッドを使用すると約milになりますが、mmを使用するとビアとパッドの間にバスを配線できるという議論もあります。 PCBを配線するときにmilまたはmmを使用する必要がありますか?
27 pcb  layout  routing 

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標準PCBレイアウトブック
高度なPCB設計/レイアウト/ルーティングに関する参考資料はありますか?回路設計に関する書籍、RF PCB設計に関する書籍、および高速デジタル設計に関する書籍が豊富にあるようです。これらの本はどれも私が話しているものではありません。私が探している本の種類は、一般的なデジタル/低速アナログ/電源のレイアウトとルーティングに関するPCBベストプラクティスに沿っています。このトピックの大学のクラスで使用するデファクトスタンダードの本は何ですか(オッペンハイムらの離散時間信号処理が多くのDSPクラスで使用される方法、またはSedra&Smithのマイクロエレクトロニクス回路に似ています)多くの回路設計クラスで人気がありますか?)誰でもこのタイプの設計に適したPCB設計/レイアウト/ルーティングブックを推奨できますか?高速設計書は、低速設計に基づいて過度に厳格になるという点で十分でしょうか?

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このPCBレイアウトに過度に配置しましたか?
私は最初のPCBレイアウト(Altiumを使用)を行っており、ついに自動ルーター段階を過ぎました。結果は混乱であり、いくつかの欠落したネットとデザインルール違反があります。このボードに詰め込みすぎましたか、それともコンポーネントの配置を再考する必要がありますか? ボードは2層です。 私は非常に特殊なエンクロージャーで立ち往生しており、xy軸でボードを大きくすることができません。 これは趣味用のボードですが、自宅には完全なSMDはんだ付けセットアップがあります(素敵なスコープとすべて)。コネクタの配置は、エンクロージャーの一部です(そうでなければ、最初に移動することになります)。これは、古いエンジン監視システムのドロップイン代替品です。主に熱電対とサーミスタから測定を行います。中央の大きなチップは、16 MHzで動作するATmega2560です。 更新: すべての入力をありがとう。ボードを再配置し、4層に移動しました。その後、すべてを手作業でルーティングしました。今ではずっと良く見えます!

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MCUブレイクアウトボードのPCBレイアウトに関する質問
基本的に、LPC23xx / LPC17xx MCUのブレークアウトであるボードを配線しようとしています。この複雑さに近づいたものをこれまでにルーティングしたことはなく、いくつかの懸念事項があります。4層PCBが最適であることは知っていますが、私は趣味であり、これを4層ボードに変えると、市販のオプションと同じくらい高価になります。実績のある2層の商用ボードに基づいて設計を行ったので、この作品を作ることが可能であることを知っています。まず、これはほとんど配線されたボードです(右側のすべてのUSB機器を無視し、それを含めるかどうかも決めていません) ): 1)私が懸念している1つの領域は、MCUとクリスタル間のトレースの長さです(1つはRTC用、もう1つはMCU用です)。それらは私の設計の基になったボードのいずれよりも長くありませんが、少し検証をお願いします。 2)別の懸念事項は、デカップリングです。一般に、デカップリングが多すぎるということはありませんが、この場合、スペースが不足しているため、VCC / GNDペアのすべてをデカップリングしていません(たくさんあります!)。私の設計の基にしたボードには、デカップリングキャップが2つしかなく、3つしかありません。少なくとも1つまたは2つを獲得するために作業する必要がありますか? 3)底層にほぼ切れ目のないグランドプレーンを提供するために、私は一生懸命努力しました。壊れているのはいくつかの点だけです。1つは水晶の1つにあるスルーホール(実際にはパッドであると思います)、もう1つはVCCからMCUへの大きなルートです。接地面は十分に頑丈ですか? 4)配電は私にとって特別な問題でした(前の質問はこちらをご覧ください)。最終的に、MCUの下に大きなフィルを注ぎ、大きなトレースでVCCピンに接続することにしました。これは配電の受け入れ可能な戦略ですか?4層ボードで作業している場合、VCCには層全体を使用しますが、コスト上の理由から2層に固執したいと思います。 全体的に、私はここでどのようにしたのですか?これは起動する可能性がありますか、それとも描画ボードに戻る必要がありますか?

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PCB上に銅を注ぐグランドプレーンを持たない理由はありますか?
私はPCBをゼロから設計する最初の刺し傷を受けています。CNCミル製造プロセスを使用することを検討していますが、このプロセスでは銅をできるだけ少なくしたいようです。銅を注ぐスタイルのグランドプレーンは、この制約に対処するための良い方法のようです。 しかし、グランドプレーンを備えたPCBデザインは比較的少数であり、ボードの特定の領域にのみ多くのPCBデザインを持っている場合もあります。何故ですか?PCBの大部分を覆う銅を注いだグランドプレーンを使用しない理由はありますか? 関連する場合、私が設計している回路は6ビットD / Aコンバータープラグです。PCBレイアウトの最初のカット(グランドプレーンを含まない)を以下に示します。
22 pcb  layout  ground 

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後でパンチアウトされるトレースの目的は何ですか?
この奇妙な機能は、ボタンとスイッチ入力を処理するよりも、カメラのFPCで見つけました。 かつて接続され、後で切断するためにパンチアウトされたように見えるトレースがあることがわかります。左側のボタンはボタンをショートカットすると、ボタンが常に押されている場合と同じ効果があります。 ここでは、関連する他のコンポーネントを見ることができます。右側のボタンは2段階のボタンで、他のトレースはLEDのアノード(はい、アノードではなく、カソード)につながっています。 私はそのようなものを見たことがありません、それらが打ち抜かれる前にそれらの痕跡は何に使用されましたか?回路の一部のテストに一般的に使用されていますか?それらは製造またはレイアウトのエラーであり、後で修正する必要がありますか?
20 led  pcb  layout  button  fpc 

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QFNフットプリント内にビアを配置できますか?
0.4mmピッチのQFNチップを含む非常に高密度のPCBを設計しています。部分的には、ファンアウトが非常に難しいことが証明されています。すべてのQFNが何らかの理由で持っている巨大なサーマルパッドによって、さらに難しくなっています。 このように、ランドパッドとサーマルパッドの間に外径0.45mm、内径0.2mmの小さなビアを配置するのは妥当ですか? 理由は考えられません。ソルダーレジストで覆われているため、サイズとクリアランスはPCBショップの仕様の範囲内です。しかし、私は誰もこれをこれまでに見たことがないと思います。 追加する これらの小さなビアに興味がある人のために写真を追加したかっただけです。最近作成したボードの2つです。いくつかのドリルは強打されており、いくつかはわずかに外れています。
20 pcb  layout  via  footprint 

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1つの結晶を2つのマイクロと共有するための回路図は何ですか?
2つのマイクロ間で単一の水晶(完全な発振器モジュールではない)を共有するにはどうすればよいですか?最初のマイクロでは通常どおりすべてを接続し、そのXOを2番目のマイクロコントローラーのXIに直接接続してもかまいませんか?ボード上のマイクロを非常に近くに配置する予定です。
20 layout  crystal 

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Eagleを使用するときに、レイアウト内で複数のグランド(AGND、DGNDなど)を分離しておくにはどうすればよいですか?
回路のさまざまな部分、つまりアナログ、デジタル、高電力のグランドリターンを分離する必要があるPCBをいくつか設計しました。回路図のキャプチャとレイアウトにはCadsoft Eagleを使用しています。回路図エディタで異なるグラウンドシンボルを定義するのは簡単です。それぞれに独自のネット名があります。ただし、全体的なグラウンド基準を定義するには、最終的にすべてのグラウンドをPCB上の1点で接続する必要があります。1つのアース(または電源)を別のアース(または電源)に接続する場合、Eagleは通常、ネット名の1つを他のネット名で上書きします。これは、ワイヤにインピーダンスがないと仮定する理想的な電気的観点から理にかなっています。ただし、現実の世界では、ゼロインピーダンスやグランドなどはありません。このネット名のオーバーライド動作は、PCBデザインの邪魔になっています。この動作を回避するにはどうすればよいですか?これは、回路図では大きな問題ではありません。供給シンボルが保持され、ネット名が非表示になるためです。ただし、レイアウトエディターでは、グラウンドを接続した後、一意のグラウンドネット名が1つだけ残ります。 レイアウトでは、同じネット名を持っている場合でも個別のグラウンドを個別に保持し、それらを1点で接続することができます。したがって、一意に定義された1つのグラウンドのみで設計目標を達成することは依然として可能です。ただし、同じネット名を使用している場合、個別のグラウンドトレースを分離することはロジスティックの悪夢です。 これを行うためのより良い方法はありますか? 複数の個別のグラウンドが電気的に接続される独自のイーグルパーツを作成しようとしましたが、同じネット名はありません。部品は、物理的に重なった一連のSMDパッドでした。各パッドを一意のネット名に接続することで、個別のグランドを維持できますが、グランド間の電気接続を提供します。これは、デザインルールチェック(DRC)がパッドの重なりが問題であると考えていたという欠点とうまく機能しているように見えました。実際、Sparkfunにはこれを行うイーグルパーツがありますが、パッドを分離する、つまり重ならないようにすることを選択しました。これによりDRCの問題は解決しますが、ボードは電気的に適切に接続されません。これにより、私のボードの1つでバグが発生していました。 この問題の解決策はありますか?イーグルはこれを扱うのがおかしいですか?他のEDAツールはこれを処理する上でEagleよりも優れていますか?私は何か間違っていますか?これは、しばらくの間私にとっていらいらの原因でした。
20 layout  eagle  eda 

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