デカップリングキャップ、PCBレイアウト


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PCBレイアウトの詳細に関しては、私は幾分無知だったと思います。最近、私はまっすぐで狭い私を導くために彼らのベストを尽くすいくつかの本を読みました。ここに、最近の私の取締役会の例をいくつか示します。私は、3つのデカップリングキャップを強調しました。MCUはLQFP100パッケージで、キャップは0402パッケージで100nFです。ビアはグランドと電源プレーンに接続します。

デカップリングキャップの配置

トップキャップ(C19)は、ベストプラクティスに従って配置されています(私が理解しているとおり)。他の2つはそうではありません。私は問題に気づいていません。しかし、それでも理事会は研究室の外に出たことはありません。

私の質問は次のとおりだと思います。トラックが短い限り、重要ですか?

Vrefピン(ADCの基準電圧)にも100nFのコンデンサがあります。Vref +は、オンボードTL431シャントレギュレータから供給されます。Vref-はグランドになります。シールドやローカルアースなどの特別な処理が必要ですか?


編集

ローカルGNDおよび電源プレーンを追加

素晴らしい提案をありがとう!私のアプローチは、常に切れ目のないグランドプレーンに依存することでした。グランドプレーンのインピーダンスは可能な限り低くなりますが、このアプローチは高周波信号に対しては単純すぎます。MCUの下にローカルグランドとローカル電源を追加することで、簡単に突き刺しました(この部品は100MHzで動作するNXP LPC1768です)。黄色のビットはデカップリングキャップです。並列キャップについて見ていきます。ローカルグランドと電源は、示されている場合、GND層と3V3層に接続されます。

ローカルのグランドと電源は、ポリゴンで作られています(注ぐ)。「トラック」の長さを最小化するための主要な再ルーティング作業になります。この手法により、パッケージの下およびパッケージ全体にルーティングできる信号トラックの数が制限されます。

これは受け入れられるアプローチですか?


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C13はベストプラクティス、C18は理想的ではない、C19は最悪です。ベストプラクティスのソースは何ですか?
コナーウルフ

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これらの提案は、私がデカップリングについて学んだと感じることの大部分に反するものですが、私はここでオリンに反論する資格がありません。それでも、これらは飛行機ではなく、非常に分裂した星の接地パターンです。トレースはより太いですが、0402キャップを考えると、それほど太くありません。それは私には多くのインピーダンスのように見えます。供給電力とグランドリターン間のリターン電流ループのサイズを考えてください。それはあちこちに行きます!繰り返しますが、資格不足です...しかし、それは本当に私には間違っているようです。他の誰かがこれがどのように良いアイデアであるか、またはそうでないかを説明してください。
ダロン

2
ハワード・ジョンソン博士の本のような情報源に基づいた私の理解では、グランドへのタイトで低インピーダンスのカップリングが非常に有利です。ICとキャップ用の個別のビア、重要な場所ではキャップごとに複数。ただし、これらのキャップのサイズが0402であり、100MHzに基づくおそらく妥当な立ち上がり時間を考えると、元の設計は大丈夫だと思います。私は他の層がキャップを近づけたり、それらに別々のビアを追加したりするのを難しくしていると仮定しています...しかし、それは問題ないはずです。
ダロン

2
C13はベストプラクティスとは考えていません。コンデンサからビアまでのすべてのトレース長は、C13がこれらの電源ピンを効果的にデカップリングするだけであり、同じ電圧で他の電源ピンをデカップリングする効果がはるかに低いことを意味します。少なくとも、C13をチップから十分に離して、チップとC13の間のプレーンビアを移動し、必要に応じて信号トレースを押し出します。
マイクデシモーネ

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面白い。私はそれが、リップル電流源と電源プレーンとの間にローパスフィルタとしてキャップを置くとC19は、最高のだろうと思った
サイモン・リヒター

回答:


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残念ながら、適切なバイパスと接地は、教訓が不十分で理解が不十分なように思われる科目です。実際には、2つの別個の問題です。あなたはバイパスについて尋ねていますが、暗黙のうちに接地にも行きました。

ほとんどの信号の問題では、このケースも例外ではありません。時間領域と周波数領域の両方で問題を検討するのに役立ちます。理論的には、どちらかで分析し、数学的に他方に変換できますが、それぞれが人間の脳に異なる洞察を与えます。

デカップリングは、電流の非常に短期的な変化から電圧を滑らかにするために、エネルギーの近くの貯蔵庫を提供します。電源に戻るラインにはいくらかのインダクタンスがあり、電源がより多くの電流を生成する前に電源が電圧降下に応答するのに少し時間がかかります。単一のボードでは、通常、数マイクロ秒(数マイクロ秒)または数十マイクロ秒以内に追いつくことができます。ただし、デジタルチップは、わずか数ナノ秒(ns)で大量の電流を流すことができます。デカップリングキャップは、仕事をするためにデジタルチップの電源とグランドリードの近くになければなりません。

それが時間領域ビューでした。周波数領域では、デジタルチップは電源ピンとグランドピンの間にあるAC電流源です。DCでは主電源から電力が供給されており、すべて正常です。したがって、DCは無視します。この電流源は、広範囲の周波数を生成します。一部の周波数は非常に高いため、比較的長いインダクタンスのわずかなインダクタンスによって、主電源が大きなインピーダンスになり始めます。つまり、これらの高周波は、対処しない限り、局所的な電圧変動を引き起こします。バイパスキャップは、これらの高周波に対する低インピーダンスシャントです。繰り返しますが、バイパスキャップへのリードは短くする必要があります。そうしないと、インダクタンスが高くなりすぎて、チップが生成する高周波電流をコンデンサが短絡するのを妨げます。

このビューでは、すべてのレイアウトがきれいに見えます。いずれの場合も、キャップは電源チップと接地チップの近くにあります。しかし、私はそれらのどれも別の理由で好きではなく、その理由は根拠になっています。

優れた接地は、バイパスよりも説明が困難です。この問題に実際に入るには本全体が必要になるので、私は部分だけに言及するつもりです。接地の最初の仕事は、他のすべてが接地ネットに関連すると見なされるため、通常0Vと見なされるユニバーサル電圧リファレンスを供給することです。ただし、グランドネットを介して電流を流すとどうなるかを考えてください。その抵抗はゼロではないため、グランドの異なるポイント間に小さな電圧差が生じます。通常、PCB上の銅プレーンのDC抵抗は十分に低いため、ほとんどの回路でこれはあまり問題になりません。純粋なデジタル回路には少なくとも100 mVのノイズマージンがあるため、数十または100のuVグランドオフセットは大した問題ではありません。いくつかのアナログ回路ではそうですが、それは私がここで得ようとしている問題ではありません。

グランドプレーンを流れる電流の周波数がますます高くなるとどうなるかを考えてください。ある時点で、グランドプレーン全体の長さはわずか1/2波長です。これで、グランドプレーンはなくなり、パッチアンテナができました。ここで、マイクロコントローラーは高周波成分を持つ広帯域電流源であることを思い出してください。少しでもグランドプレーンに直接グランド電流を流すと、センター給電パッチアンテナができます。

私が通常使用する解決策は、それが適切に機能することを定量的に証明しているため、ローカルの高周波電流をグランドプレーンから離すことです。マイクロコントローラの電源とグランド接続のローカルネットを作成し、それらをローカルでバイパスしてから、メインシステムの電源とグランドネットへの各ネットに1つだけ接続します。マイクロコントローラーによって生成された高周波電流は、電源ピンからバイパスキャップを通り、グランドピンに戻ります。そのループの周囲には多くの厄介な高周波電流が流れる可能性がありますが、そのループがボードの電源とグランドネットへの接続を1つしか持たない場合、それらの電流はほとんどオフのままです。

これをレイアウトに戻すために、私が嫌いなのは、各バイパスキャップに電源とグランドへの個別のビアがあるように見えることです。これらがボードの主電源とグランドプレーンである場合、それは悪いことです。十分なレイヤーがあり、ビアが実際にローカルの電源プレーンとグランドプレーンに接続されている場合、それらのローカルプレーンがメインプレーンに1点のみで接続されていれば問題ありません。

これを行うのにローカル飛行機は必要ありません。2層ボードでも、ローカル電源とグランドネットの手法を日常的に使用しています。すべてのグランドピンとすべての電源ピン、バイパスキャップ、水晶回路を手動で接続してから、他の配線を行います。これらのローカルネットは、スターまたはマイクロコントローラのすぐ下にあるもので、必要に応じて他の信号をそれらの周りにルーティングすることができます。ただし、これらのローカルネットには、メインボードの電源および接地ネットへの接続が1つだけ必要です。あなたは、ボードレベルのグランドプレーンを持っている場合は、そこになります1グランドプレーンにローカル・グランド・ネットを接続するためのいくつかの場所を経由して。

できれば、通常はもう少し先に進みます。100nFまたは1uFのセラミックバイパスキャップを電源ピンとグランドピンのできるだけ近くに配置し、2つのローカルネット(電源とグランド)をフィードポイントに配線し、それらに大きな(通常10uF)キャップを配置して、単一の接続を作成しますキャップの反対側にあるボードのグランドと電源ネットに接続します。この二次キャップは、個々のバイパスキャップによって分流されて逃げた高周波電流に別の分流を提供します。ボードの他の部分から見ると、マイクロコントローラへの電源/グランドフィードは、多くの厄介な高周波がなくてもうまく動作します。

そこで、最終的に、ベストプラクティスと思われるものと比較して、レイアウトが重要かどうかという質問に対処します。チップの電源/グランドピンを十分にバイパスしたと思います。つまり、正常に動作するはずです。ただし、それぞれにメイングランドプレーンへの個別のビアがある場合、後でEMIの問題が発生する可能性があります。回路は正常に動作しますが、合法的に販売できない場合があります。RFの送受信は相互に関係していることに注意してください。同様に、信号からRFを放出できる回路は、それらの信号が外部RFを拾い、信号のノイズになる可能性があるため、他の誰かの問題だけではありません。たとえば、近くのコンプレッサーが起動するまで、デバイスは正常に動作する場合があります。これは単なる理論的なシナリオではありません。私はまさにそのようなケースを見てきました、

このようなものが実際の違いをもたらす方法を示す逸話を以下に示します。ある会社が小さなギズモを製造していたため、生産に120ドルかかりました。設計を更新し、可能であれば製造コストを100ドル未満にするために雇われました。前のエンジニアは、RF放射と接地を実際には理解していませんでした。彼は多くのRFがらくたを出すマイクロプロセッサを持っていました。FCCテストに合格するための彼の解決策は、混乱の全体を缶に入れることでした。彼は最下層を接地した6層のボードを作成し、生産時に厄介な部分にカスタムの金属シートをはんだ付けしました。彼は、すべてを金属で囲むだけでは、放射しないと考えました。それは間違っていますが、やや余計なことに、今は入りません。缶は排出量を削減したため、FCCテストで1/2 dBの余裕を持ってきしみ音をたてただけです

私の設計では、4層のみ、単一ボード全体のグランドプレーン、電源プレーンは使用しませんでしたが、これらのローカルグランドプレーンとローカルパワーネット用の単一ポイント接続を備えたいくつかの選択ICにはローカルグランドプレーンを使用しました。長い話を短くするために、これはFCCの制限を15 dB上回る(これはかなりの量です)。副次的な利点は、このデバイスも一部無線受信機であり、非常に静かな回路が無線へのノイズを少なくし、その範囲を事実上2倍にしたことです(それも非常に多くなります)。最終的な生産コストは87ドルでした。他のエンジニアはその会社で二度と働いたことはありません。

したがって、高周波ループ電流を適切にバイパス、接地、視覚化、処理することが重要です。この場合、製品をより良く、より安価にすると同時に、それを手に入れなかったエンジニアは仕事を失いました。いいえ、これは本当の話です。


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素晴らしい説明のために+1。この種の応答は、このサイトの目的です。
アダムローレンス

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実際には、そこにある非常によく、このトピックなどをカバー本は:ヘンリーオットの電磁適合性エンジニアリング仕事でコピーを持っているので、強くお勧めします。これは彼の以前の作品である電子システムのノイズ低減技術のオーバーホールであり、適切な「接地」(および「接地」が本当に有用な神話である理由)、回路基板層のスタックアップ戦略、シールド。
マイクデシモーネ

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グラウンディングのビットは、High Speed Digital Designが提唱しているものとはほとんど反対のようです。これは、単一のグランドプレーンへの非常にタイトな低インピーダンスカップリングを提唱し、可能な場合はICピン用の個別のビアとデカップリングキャップピンを使用します。基本的にグラウンドプレーンを分割することを提唱しているように思えますが、本の中でさまざまな電位にグラウンドパッチを配置することのアンテナ効果についても彼が議論したと思います。この本は今時代遅れですか?このテーマについては非常に多様な意見があるようです。
ダロン

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多くの意見があるようです。単一のグランドプレーンを使用することは、デカップリングに適しています。つまり、チップに十分なクリーンパワーがあることを確認します。EMIの理由から、別のグランドネットを推奨していました。
オリンラスロップ

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@Olinには、「ベストプラクティス」の例の概略図を含めることができます。ローカルグランドプレーンがICを出る信号にどのように関係するのか不思議です(スプリットプレーンを横切る、または単にいくつかの概念を誤解している場合)
-CoderTao

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配電ネットワークの主な目標は、接続されたコンポーネント間のインダクタンスを減らすことです。これは、ネット上の電圧が信号の電圧の基準として使用されるため、基準として使用しているプレーン(「グランド」、「vref」、「リターン」など)にとって最も重要です。(たとえば、TTL信号のVIL / VIHしきい値は、VCCではなく、チップのGNDピンを基準とします。)インピーダンス全体のインダクタンス成分が支配的であるため、抵抗はほとんどのPCBアプリケーションでは実際にはそれほど重要ではありません。(ただし、ICチップでは、これは逆になります。抵抗はインピーダンスの支配的な部分です。)

これらの問題は、高速(> 1 MHz)回路にとって最も重要であることに留意してください。

集中ノードとしての参照面

最初に確認することは、伝送線路ではなく、基準面を集中ノードと見なすことができるかどうかです。信号の立ち上がり時間が、光がボードの一方の端からもう一方の端を通過するのに必要な時間より長い場合(銅線での目安はナノ秒あたり8インチです)、基準面を考慮することができます集中素子であり、負荷からデカップリングコンデンサまでの距離は重要ではありません。これは、パワービアとコンデンサの配置戦略に影響するため、重要な決定です。

プレーンの寸法が大きい場合は、デカップリングコンデンサを周囲に広げるだけでなく、さらに多くのコンデンサが必要であり、コンデンサはデカップリングしている負荷の立ち上がり時間の距離内にある必要があります。

インダクタンス経由

インダクタンスを最小化するための努力を続けると、プレーンが集中要素である場合、部品とプレーン間のインダクタンスが支配的になります。最初の例でC19を検討してください。プレーンからチップまでのインダクタンスは、トラックで囲まれた領域に直接関係しています。言い換えると、電源プレーンからチップまでの経路をたどり、グランドピンをグランドプレーンに戻し、最終的にループを閉じて電源ビアに戻します。インダクタンスが小さいと、デカップリングキャパシタンスよりもインダクタンスが支配的になる前に帯域幅が広くなるため、この領域を最小化することが目標です。表面から平面までのビアの長さはパスの一部であることに注意してください。基準面をサーフェスの近くに維持すると非常に役立ちます。6層以上のボードでは、最初と最後の内側の層が両方とも基準面になることは珍しくありません。

そのため、最初は非常に小さなインダクタンス(10-20 nHと推測)がありますが、ICに独自のビアのセットを与えることで減らすことができます。ピン95は、インダクタンスを3 nH程度に削減します。余裕があれば、小さなビアがここで役立ちます。(正直なところ、あなたの部品はBGAではなくLQFPであるため、パッケージ内のリードフレームがすべて10 nHを単独で提供する可能性があるため、これは大きな助けにはならないかもしれません。 )

相互インダクタンス

負荷またはコンデンサにつながるラインとビアは真空内に存在しません。供給ラインがある場合、戻りラインが必要です。これらは電流が流れるワイヤであるため、磁界を生成し、相互に十分近い場合、相互インダクタンスを生成します。これは、有害(総インダクタンスが増加する場合)または有益(総インダクタンスが減少する場合)のいずれかです。

各並列ワイヤ(トレースとビアの両方を含む「ワイヤ」と言う)の電流が同じ方向に流れている場合、相互インダクタンスが自己インダクタンスに追加され、総インダクタンスが増加します。各ワイヤの電流が反対方向に流れる場合、相互インダクタンスは自己インダクタンスから差し引かれ、合計が減少します。この効果は、ワイヤ間の距離が短くなるにつれて強くなります。

したがって、総インダクタンスを減らすために、同じプレーンに向かうワイヤのペアは遠く離れている必要があります(経験則:表面からプレーンまでの距離の2倍以上;スタックアップがまだ分からない場合はPCBの厚さを想定してください) 。投稿したすべての例のように、異なるプレーンに向かうワイヤのペアは、できる限り近くする必要があります。

切断面

インダクタンスが支配的であり、(高速信号の場合)電流がネットを通過する経路によって決定されるため、特にそのカットを横切る信号がある場合は、プレーンのカットを回避する必要があります。ループ面積を最小限に抑えるために信号トレースの直下の経路(したがってインダクタンス)を大きく迂回させ、インダクタンスを増加させる必要があります。

カットによって作成されるインダクタンスを軽減する1つの方法は、カットを飛び越えるために使用できるローカルプレーンを持つことです。この場合、複数のビアを使用して戻り電流経路の長さを最小化する必要がありますが、これらは同じプレーンに向かうビアであり、同じ方向に電流が流れるため、それぞれの近くに配置しないでくださいその他、ただし、少なくとも2平面程度の距離が必要です。

ただし、伝送線路になるのに十分な長さの信号トレース(つまり、1つの立ち上がり時間または立ち下がり時間のいずれか短い方)に注意する必要があります。これは、トレース近くのグランドフィルがそのトレースのインピーダンスを変化させるためです。反射(オーバーシュート、アンダーシュート、またはリンギング)。これは、ギガビット速度の信号で最も顕著です。

時間がなくなって

「電源ピンごとに1つの0.1 uFコンデンサ」戦略が、部品ごとに数十個の電源ピンを持つことができる最新の設計では逆効果になる方法について説明しますが、実際に作業に行かなければなりません。詳細は、以下のBeTheSignalおよびAltera PDNリンクにあります。

推奨事項(TL; DR)

  • デカップリングコンデンサのビアを別のプレーンに移動する場合は、それらのビアを近づけます。
  • 余裕がある場合は、パッドにビアを配置するのが最良の選択肢です(ビアを埋めてパッドをフィル上にメッキする必要があります。これにより、製造に1〜2日かかり、費用がかかります)。2番目に良いのは、2つのビアをキャップの同じ側に配置し、コンデンサとコンデンサをできるだけ近づけることです。追加のビアセットをコンデンサの反対側に配置してインダクタンスを半分に減らすことができますが、2つのビアグループは少なくともボード厚(または2つの平面距離)離れていることを確認してください。
  • ICに電源とグランドへの独自のビアを与え、反対側のネットビアを互いに近く、同じネットビアをより遠くに保ちます。これらのビアはデカップリングコンデンサと共有できますが、プレーンビアまでのトレースを長くするよりも、プレーンビアを増やす方が適切です。(私の通常のレイアウト手法は、負荷を配置し、次に電源ビアとグランドビアを配置し、スペースがあれば基板の反対側に最終的にデカップリングコンデンサを配置することです。 )
  • 各基準面の最長寸法を最小化してインダクタンスを最小化し、プレーンのより単純な集中素子モデルを可能にします。平面カットは最小限に抑える必要があり、ローカルプレーンを使用して軽減できます。

こちらもご覧ください

  • Henry Ott、電磁両立性エンジニアリング
  • BeTheSignal.com
  • アルテラの配電ネットワーク設計ツールアプリノート -これらはアルテラ製品に焦点を当てていますが、基本的な戦略は高速デジタル設計に関連しています。PDNツールは、物理パラメータとデカップリングコンデンサが与えられた場合のプレーンインピーダンスの計算に最適です。実際に何が起こるかを示すことにより、「電源ピンごとに1つの0.1 uFキャップ」という神話を覆します。

2
ありがとう、あなたの答えは私を未知の領域に深く導いた!紛らわしいことの1つは、基準面が集中ノードと見なされる場合の「負荷からデカップリングコンデンサまでの距離は重要ではない」ことです。これは、他のすべての発言に反するようです。
morten

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@morten:ええ、アルテラの資料で初めて読んだとき、それは私を馬鹿にした。しかし、それは証明可能なことです。プレーン自体によって注入されたインダクタンス成分を見ると、ビア、トレース、コンポーネントパッケージのインダクタンスと比較すると、実際には小さくなっています。ベクトル計算とMaxwellの方程式を解いて正確に証明する必要がありますが、それを視覚化できる場合、基本的な考え方は、そのジオメトリにより、プレーンの周りの磁場がワイヤの周り(ビアまたはトレース)よりも弱いということです。磁場が弱いと、インダクタンスが低くなります。
マイクデシモーネ

3
電源プレーンとグランドプレーンのインダクタンスが非常に低いため、すべてのルールが変更されました。これは、プレーンに配置されるインダクタンスよりも、プレーンに到達するインダクタンスがはるかに重要になるためです。したがって、「部品の近く」の要件はほとんどの場合廃止されます(基本的に、電源プレーンが伝送ライン効果を持たないほど小さい場合)、制限要因はコンデンサのパッケージングからのインダクタンスとそのビアのルーティング方法です飛行機にも、チップにも同じ。多くのチップメーカーは、より多くのコンデンサが必要なためではなく、インダクタンスを減らすために電源ピンを追加しています。
マイクデシモーネ

2
分割面は注意が必要です。気をつけないと、EMIの問題が発生する可能性があります。また、ストリップのように小さすぎる部分に分割すると、プレーンの低インピーダンスを損なう可能性があります。Henry Ottは、これに反対することをお勧めします。コンポーネントの配置とレイアウトは、多くの場合、分割プレーンが提供するよりも優れたパフォーマンスを達成できると主張しています。とはいえ、それらは理にかなっている場合もありますが、プラグインされたメザニンカードと同様に、独自のデカップリングなどの単一の接続点の近くでスプリットプレーンを扱い、スプリットを横切るトレースを禁止する必要があります。
マイクデシモーネ14年

2
また、グランドプレーンを分割する場合は、同じ場所で電源プレーンを分割する必要があります。AC周波数では、電源とグランドは実質的に同じ電位であり(適切に分離されている場合)、それに応じて磁力線が作用します。
マイクデシモーネ14年

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電力線(トレース、例えば非常に小さな抵抗器)とデカップリングキャップの動作を考慮する必要がある場合、トレースが形成する同等のRC回路について考えるのに役立つ傾向があると思います。

投稿にある3つのキャップの簡単なスケッチ図を以下に示します。
ここに画像の説明を入力してください 画像には極性がないため、一方の「電源」が接地され、もう一方がVCCであると仮定します。

デカップリングには基本的に2つのアプローチがあります-AとC。Bは良いアイデアではありません。

お使いのシステムの電源レール内に伝搬するICからノイズを維持するのに最も効果的であろう。ただし、実際にデバイスからスイッチング電流をデカップリングする効果は低くなります。定常電流スイッチング電流は同じトレースを流れる必要があります。

Cは、実際にICを切り離すのに最も効果的です。コンデンサへの電流を切り替えるための個別の経路があります。したがって、グランドへのピンの高周波インピーダンスは低くなります。ただし、デバイスからのスイッチングノイズが増えると、電源レールに戻ります。
一方、これにより、ICピンでの電圧の正味の変動が小さくなり、より効果的にグランドにシャントすることにより、高周波電源ノイズを低減します。

実際の選択は実装固有です。私はCで行くつもりで、できるだけ複数の電源レールを使用します。ただし、複数のレール用のボードスペースがなく、アナログとデジタルを混在させている場合は、デカップリングの有効性の損失が害を及ぼさないことを前提として、Aを保証できます。


同等のAC回路を描くと、アプローチの違いがより明確になります
ここに画像の説明を入力してください
。Cには2つの個別のACパスがあり、Aには1つしかありません。


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AとCの区別に同意しません。電源からの低周波電流と高周波減結合電流は単純に加算されます。Aの唯一の欠点は、低周波の給電にわずかに抵抗があることですが、これはDCの問題であり、正しい電圧をサポートできる限り問題ありません。
オリンラスロップ

3
また、AがCよりも優れたデカップリングであると言うのは誤りです。デカップリングコンポーネントのみを見るには、電源を切断してください。その場合、AとCの両方で同じ回路が使用されます。デカップリングは両方によって同様に達成されます。違いは、Aが高周波電流成分をパワーネットからより良く保つことです。
オリンラスロップ

最新の高速設計では、抵抗の代わりにインダクタをモデル化することをお勧めします。問題は、抵抗減衰ではなく、配電ネットワークのインダクタンスが遅延を引き起こし、電源が十分に速く反応できないことです。(制御ループ理論では、フィードバックパスに遅延[ラプラス変換:e ^ st]を配置しても、制御ループの不安定化に役立つことがわかります。)これらの遅延は、インダクタの電流が即座に変化できないためです。したがって、突然の負荷変化が発生した場合、代わりに電圧を変化させる必要があります。
マイクデシモーネ

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ラスロップ@Olin -私は、具体的には、Aがあると言った悪いこと -実際にIC、ない方が良いデカップリングでHowever, it is less effective at actually decoupling switching currents from the device
コナーウルフ

2
さらに、Cは間違いなく低インピーダンスは、その後A.私が説明する分に答えるために、いくつかの編集を持つことになります。
コナーウルフ

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質問への回答(すべて)は、PWAの周囲で実行されている周波数に大きく依存します。

私が言いたいことは何でも、ほとんどのディスクリートデカップリングキャップは約70 MHzを超えると役に立たなくなることを忘れないでください。複数の並列キャップを使用すると、その数値が少し高くなります。

経験則では、オブジェクトはL =波長/ 10でアンテナのように動作し始めます。波長= c / f; したがって、L <c /(10f)が必要です。1 cmのフィーチャサイズは、3 GHz付近で重要になります。安reliefのため息をつく前に(たとえば、クロックが50 MHzでしか動作しないため)、クロックエッジのスペクトル成分とチップI / Oピンの遷移を考慮する必要があることに注意してください。

一般に、ボードの周りに多くのキャップを配置するか、特別に設計された電源プレーンとグランドプレーンを持つボードを使用します。これにより、基本的にボード全体が分散コンデンサになります。

リードおよびトレースのインダクタンス(L)は約15 nH /インチです。これは、50 MHzのスペクトルコンテンツでは約5オーム/インチ、200 MHzのスペクトルコンテンツでは約20オーム/インチに相当します。

値Cの「N」個のキャップを並列化すると、CがN倍に増加し、Lが約N倍に減少します。デカップリングスキームには有効な周波数範囲があります。その周波数範囲の下限は、すべてのコンデンサの総実効容量によって設定されます。周波数範囲の上限は、コンデンサの静電容量とは関係ありません(繰り返しますが、何もしません)。これは、コンデンサのリードインダクタンスとネットワーク内のコンデンサの数(およびその配置)の関数です。有効な全体インダクタンスはNに反比例します。100nFの1キャップよりも10 nFの10キャップの方が非常に望ましいです。それぞれ1 nFの100キャップがさらに優れています。

効果的なデカップリングネットワークCを高く、効果的なデカップリングネットワークLを低く保つには、キャップを分散する必要があります(1つまたはいくつかの場所にまとめないでください)。

A / D変換をノイズから保護することは重要な課題であり、現時点ではこれを伝えます。

あなたの質問のいくつかに答えてくれることを願っています。


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約100 MHzを超えると、チップ上のデカップリング、およびチップパッケージの内部配線が支配的になります。また、Nを増やすことは常に良いことだという考えに異議を唱えなければなりません。証明は、配電ネットワーク(電源、デカップリング、プレーン)のインピーダンスプロット(Z対f)を行うことです:追加された各コンデンサは、コンデンサのSRFの周りのインピーダンスが1 / N減少します。より良いのは、異なるSRFを持つ異なる値のコンデンサを使用することです。これにより、より多くの帯域幅がカバーされます。
マイクデシモーネ

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バイパスコンデンサは、4つの主要な機能を提供します。

  1. 電源線に流れる電流の急激な変化を最小限に抑えます(このような電流の変化により、EMIが発生したり、ボード上の他のデバイスにノイズが結合したりする可能性があります)
  2. VDDとVSS間の電圧の変化を最小限に抑えます
  3. VSSとグランド間の電圧を最小化します
  4. VDDとボードの正のレール間の電圧を最小化します

CPUによって引き出される電流の変化は、供給電流の変化を引き起こす前にキャップ電圧を変える必要があるため、Fake Nameの答えの図(A)は、供給ワイヤに引き込まれる変化を最小限に抑えるために断然最高です。対照的に、図(C)では、主電源へのインダクタンスがバイパスキャップへのインダクタンスの10倍である場合、電源は、キャップの大きさや完全性に関係なく、電流スパイクの10%になります。

図(C)は、おそらくVDDとVSSの間の電圧の変化を最小限に抑えるという観点から見た場合に最適です。電源電流の変動を最小限に抑えることはおそらく重要だと思いますが、VDD-VSS電圧を一定に保つことがより重要な場合は、図(C)にわずかな利点があります。

図(B)で見ることができる唯一の利点は、おそらくVDDとボードの正の電源レール間の差動電圧を最小化することです。あまり利点はありませんが、レールを反転させると、VSSとグランド間の差動電圧が最小になります。一部のアプリケーションでは、重要になる可能性があります。正の電源レールとVDDの間のインダクタンスを人為的に増加させると、VSSとグランド間の差動電圧を減らすのに役立つ場合があることに注意してください。


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レイアウトの問題とは別に、ノート全体で0.1uFのコンデンサではなく、さまざまなコンデンサ値(1000pf、0.01uF、0.1uFなど)を使用する理由があることに注意してください。

その理由は、コンデンサには寄生インダクタンスがあるためです。優れたセラミックコンデンサは、共振周波数でのインピーダンスが非常に低く、インピーダンスは低周波数では容量に支配され、高周波数では寄生インダクタンスに支配されます。共振周波数は一般に、部品の静電容量の増加とともに減少します(主にインダクタンスがほぼ同じであるため)。0.1uFのコンデンサのみを使用すると、低い周波数で良好なパフォーマンスが得られますが、高周波バイパスが制限されます。コンデンサの値を組み合わせることで、さまざまな周波数で優れた性能が得られます。

以前は、Segwayモータードライブの回路図設計とレイアウトを行っていたエンジニアの1人と仕事をしていましたが、DSPのアナログ-デジタルコンバーターノイズ(プライマリソースはDSPシステムクロック)を5分の1に抑えました。 10ネットワークアナライザーを使用して、コンデンサ値を変更し、グランドプレーンインピーダンスを最小化する。


2
これを壊してすみませんが、ボード上でこれをどれだけ正確に達成できるでしょうか?私が想像しているように、それは本質的にICの周りのデカップリング/バイパスキャップの「リング」であり、最小値が最も近くなります。そのため、それぞれの電源ピンペアでICに最も近い1000pFキャップ、次に0.01uF近く、次に0.1uFまたは2つ近くになります。
トビーローレンス

2
おそらく正しいと思いますが、高周波の重要性の観点から、1000pFと0.01uFをまとめます。1000pFのインダクタンスは最も低く、+に最も近いはずですが、0.01uFはそれほど遠くありません。さまざまな容量範囲の機能は、これらの低インピーダンスのノッチをICで利用できるようにすることです。
ジェイソンS

2
私が見た最高のレイアウトは、通常、これらの重要なHFコンデンサを基板の裏側の問題のICの真下に配置します。
ジェイソンS

4

MCUの内部GNDレールとVCCレール、および電源プレーン間のインピーダンスを最小限に抑えるには、さらに別のトリックがあります。

すべての未使用MCU I / Oピンは、GNDまたはVCCに接続し、GNDとほぼ同じ数の未使用ピンがVCCに接続されるように選択する必要があります。これらのピンは出力として設定し、出力が接続されている電源レールに応じて論理値を設定する必要があります。

これにより、MCUの内部電源レールとボード上の電源プレーンとの間に追加の接続を提供します。これらの接続は、パッケージのインダクタンスとESR、およびGPIO出力ドライバーでオンになっているMOSFETのESRを経由するだけです。

回路図

この回路のシミュレーションCircuitLabを使用して作成された回路

この手法は、MCUの内部を電源プレーンに固定するのに非常に効果的であるため、冗長電源ピンの数を増やすためだけに、必要以上のピンを備えた特定のMCUのパッケージを選択することもあります。基板メーカーがこれに取り組むことができる場合は、通常、基板間ダイインダクタンスが低いため、リードレス(LCC)パッケージもお勧めします。MCUがある場合は、MCUのIBISモデルを参照して確認することをお勧めします。


短絡のリスクはどうですか(ソフトウェアエラーなど)。
ピーターモーテンセン

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@PeterMortensenこれは壊滅的ではありません。ピンドライバーは事実上電流源です。混乱した場合、発生するのはMCUが熱くなるだけで、特に不運な場合は絶対電流または消費定格を超える可能性があります。ソフトウェアが動作しないようにしてください。重大な問題が予想される場合は、クラスB安全ソフトウェアであるかのようにコーディングしてください。バックグラウンド整合性チェッカーは、間違ったピン状態をキャッチし、それに応じて動作します。
キューバOber

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特にこのタイプの設計では作業やコストがかからないため、常に優れた手法を採用することが最善です。

インダクタンスを最小限に抑えるために、ビアをコンデンサパッドのできるだけ近くに配置する必要があります。コンデンサは、チップの電源およびグランドリードの近くに配置する必要があります。2番目のイメージのルーティングは避けてください。最初のイメージは理想的ではありません。それがプロトタイプの場合、製品版のデカップリングを変更します。

状況によってはチップが誤動作するだけでなく、不要な放射が増加する可能性があります。


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本当に彼の質問に答えてくれないようです。彼は、それが適切な慣行ではないことを知っているが、それを実際に変更するのに十分な大きさであるかどうかを判断しようとしていると言いました。
ケレンブ

私の理解では、デカップリングキャップには2つの役割があります。1つはパワーリザーバとして、もう1つはノイズフィルタリング用です。キャップは、入力に対してローパスフィルターのように見えます。ルーティングの影響を受けるのはフィルタリングのみです。下の例では、グランドリターンはmcu電源ピンの「反対側」にあるため、フィルタリングは効果的ではありません。これは理にかなっていますか?
morten

コンデンサは、非常に短命の大電流スパイクに対処する必要があるため、両方のカウントでルーティングを正しくする必要があります。
レオン・ヘラー

なぜ下票なのですか?
レオン・ヘラー

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私の経験では、設計がそのまま「機能する」にもかかわらず、デカップリングとバイパスで「良い」仕事をしないと、回路の信頼性低下し、電気ノイズの影響を受けやすくなることがわかりました。また、ラボで機能するものがフィールドで機能しない場合もあります。

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