なぜ抵抗を信号線と直列に配置するのですか？

回路では多くの場合、抵抗が信号ラインに直列に配置され、MCUのVDDラインと直列に配置されることもあります。これはラインのノイズを滑らかにすることを意図していますか？これは、同じことをするために.1µFのような小さなキャップを使用することとどう違うのですか？

2つの一般的な理由は、遅延レベル変換におけるシグナルインテグリティと電流制限です。

シグナルインテグリティの場合、PCBトレースと接続されたコンポーネントによって形成される伝送ラインのインピーダンスの不一致は、信号遷移の反射を引き起こす可能性があります。これらが消滅するまで多くのサイクルにわたって最後の不一致を反映してトレースに沿って前後に跳ね返ることが許可されている場合、信号は「鳴り」、レベルまたは追加のエッジ遷移として誤って解釈される可能性があります。通常、出力ピンはトレースよりもインピーダンスが低く、入力ピンはインピーダンスが高くなります。伝送ラインのインピーダンスと一致する値の直列抵抗を出力ピンに配置すると、これは瞬時に分圧器を形成し、ラインを伝わる波面の電圧は出力電圧の半分になります。受信側では、入力のより高いインピーダンスは基本的に開回路のように見えますが、これにより、同相反射が発生し、瞬時電圧が元の2倍になります。しかし、この反射がドライバーの低インピーダンス出力に戻ることを許可された場合、位相がずれて反射し、建設的に干渉し、再び減算してリンギングを生成します。代わりに、ラインインピーダンスと一致するように選択されたドライバの直列抵抗によって吸収されます。このようなソース終端は、ポイントツーポイント接続では非常にうまく機能しますが、マルチポイント接続ではあまりうまく機能しません。代わりに、ラインインピーダンスと一致するように選択されたドライバの直列抵抗によって吸収されます。このようなソース終端は、ポイントツーポイント接続では非常にうまく機能しますが、マルチポイント接続ではあまりうまく機能しません。代わりに、ラインインピーダンスと一致するように選択されたドライバの直列抵抗によって吸収されます。このようなソース終端は、ポイントツーポイント接続では非常にうまく機能しますが、マルチポイント接続ではあまりうまく機能しません。

遅延レベル変換の電流制限は、もう1つの一般的な理由です。世代の異なるCMOS ICテクノロジーでは、最適な動作電圧が異なり、トランジスタの物理的サイズが小さいために損傷限度が設定される場合があります。さらに、電源よりも高い電圧での入力をネイティブに許容することはできません。そのため、ほとんどのチップは、過電圧から保護するために、入力から電​​源までの小さなダイオードで構築されています。5Vのものから3.3Vの部品を駆動する場合（または、今日では3.3Vのソースから1.2または1.8Vのものを駆動する可能性が高い）、それらのダイオードに頼って信号電圧を安全な範囲にクランプするのは魅力的です。ただし、高電圧出力によって発生する可能性のあるすべての電流を処理できないことが多いため、ダイオードを流れる電流を制限するために直列抵抗が使用されます。

はい、シグナルインテグリティが理由です。キャップを使用すると、エッジがかなり遅くなり、それほどきれいではありません。このテーマに関する標準的な本は、高速デジタルデザイン：ブラックマジックのハンドブックです。経験則として、一般的に22.1オームが開始点として使用されます。Mentor GraphicsのHyperLynxなどのシグナルインテグリティシミュレーションツールを使用して、ボードを構築する前に、より良い分析を行うことができます。

理由ではないVDDライン上。一部の人々は、電力を測定するためにミリオームの抵抗器をそこに置き、それを生産のために0オームに置き換えるかもしれません。その他、特にアナログでは、ノイズを取り除くためにRCフィルターを配置する場合があります。

どのような製品ですか？消費者側では、おそらくシグナルインテグリティのためです（ブライアンの答えを参照）。

開発ツールでは、電流制限用である可能性があります。外部モジュールに接続するデータラインのプロジェクトでは、信号ラインに470オームの抵抗をいくつか落とすことがよくあります。デジタル入力によって引き込まれる電流は、この抵抗の両端で大きな電圧降下を引き起こすには十分ではありません。電流制限とは、何かを接続するのを間違えた場合、または露出したボードの接続がショートした場合、（通常）何も煙にならないことを意味します。キャップとは異なります。キャップがデジタルエッジに多くの電流を引き込むため（短時間ですが、無視できない場合があります）、抵抗の反対の効果があります。

これがあなたが話しているものかどうかはわかりませんが、容量性負荷が発生しないように、長い抵抗線を駆動するオペアンプの出力に小さな抵抗（<100オーム）を配置できます発振するアンプ。

また、2つのアンプの出力インピーダンスが完全に同じであることを確認し、干渉を排除する平衡ラインを作成するためにも使用できます。

さらに2つの答え：

1. ラインに抵抗を追加すると、静電放電（ESD）によって引き起こされるような短い高電圧過渡現象から生じる有害な電流の流れが制限される場合があります。
2. チップへの電源入力に沿った値の小さい抵抗は、チップの供給電流に比例する電圧を降下させます。抵抗の値がわかれば、回路の動作を中断することなく、メーターを接続し、電圧を測定し、電流を推測できます。回路は、メーターが必要であってもなくても同じように機能します。対照的に、ボードに電源と直列の電流計の接続ポイントがある場合、母線が存在しない場合は常にその接続を短絡する必要があります。

CMOSアナログ行/列マルチプレクサーをイメージャーで駆動するようにプログラムされたザイリンクスFPGAを見て、サブナノ秒のザイリンクスデジタルエッジがグラウンド以下になり、VDDを超えたため、マルチプレクサーを破壊しました。これは、900MHz速度の1pFプローブ（TEKアクティブfetプローブP6201、廃止された）で確認できました。通常の13pFスロープローブはオーバーシュートを示しませんでした。これらの分野で長年の経験を持つ人々から、ザイリンクスからマルチプレクサまでの6インチワイヤ（これらのワイヤのうち約15本）に1KΩの抵抗を配置するよう指示されました。結果？オフセット/いくつかのホットコールドプレート補正が追加され、指の熱が紙に染み込んでいるのが確認できました。何が起こっていましたか？どちらの極性のESDヒットも吸収すると予想される保護ダイオード、サブナノ秒のアンダー/オーバーシュート中に点灯していました。したがって、毎秒数百万回、電荷がCMOS基板とウェルに注入され、帰路を必要とする予期しない電荷の流れによってgrd / railに駆動された場合、デジタル動作とおそらくアナログ信号を混乱させます。他のCMOS回路のデバッグを支援しました。ESDテスト中に1つのロジックゲートだけが動転しました。ウェル/基板への局所的な電荷収集接触。

VDDラインの抵抗に注意してください。キャップのサイズを注意深く調整しないと、デバイスへの供給フィードにリップルが発生し、msyが動作に悪影響を与える可能性があります。

長い入力ケーブルの分布容量を補償するために、抵抗器または他の負荷がディスクリートデジタル入力に並列に追加される場合があります。長いシールド線の端にあるフィールドスイッチに、ホットコンダクタとリターンコンダクタがある場合を考えます。ケーブルペアのもう一方の端には120 VACラインがあり、戻り側はPLC、DCS、または他のデジタルデバイスの入力に進みます。これらの値に基づきます。-電源電圧-ケーブル容量-デジタル入力デバイスのインピーダンス-デジタル入力デバイスのオン電圧スイッチを開くと入力がオフになるように、ケーブルの最大安全距離を計算できます。
ケーブルのインピーダンスと入力デバイスは分圧器を形成し、スイッチが開いている場合でも、入力の電圧がしきい値よりも高くなることがあります。