回答：

レイアウトに大きな問題はありません。イーサネットトランスは、使用しているPHY ICとペアにすると、挿入損失が0.2dB仕様から外れていることがわかります。

質問

ギガビットイーサネットのPCBルーティングに明らかな問題はありますか？

ギガビットイーサネットには多くの設計上の制約があります。PCB上のコンポーネントのレイアウトにより、すべての設計ルールに従うことが不可能になる場合があります。この設計は、ギガビット速度を実行し、POE電源を供給するために必要です。

また、FCC EMC / EMIおよびESDテストに合格する必要があります。

利用可能なほとんどすべてのアプリケーションノート（TI、Intel..etc）を読みました。私の知る限り、できる限り彼らをフォローしています。トレースはdiffペアとしてルーティングされ、クロストークを防ぐために可能な限り最適な間隔で配置されます。セグメントあたりのビア/スタブの最小使用数は2です。それらは可能な限り対称的であり、ポスト磁気は各ペアが1.25mm以内に、プレ磁気は2mm以内にマッチングされます。複数の電源プレーンが基準として交差しないように、トレースは最下層にルーティングされます。

しかし、この設計にはいくつかの課題があり、私が評価するにはあまりにも経験がありません。つまり、いつデザインルールに違反することを選択しますか。また、どの程度それを回避できますか。

具体的には

1. RJ45とMagneticsは、そのまま配置する必要があります。RJ45からマグネティックスまでのトレースは、長さが2mm以内に一致し、すべて差動ペアとして配置されます。しかし、少し混乱しています-これはGBEのパフォーマンスに問題を引き起こしますか？
2. 制約のため、磁気回路の下に2つのセンタータップトレースが配置されています（POEの場合）-これはEMIの問題になりますか？（アプリケーションノートは、磁気の下の領域を避けることをお勧めします）
3. ポストマグネティックスには注意が必要な2つの機能があります-水晶発振器と、信号にノイズを追加する可能性のある（カットアウト内の）トランスです。これはどのように回避できますか？
4. PHY側のVIA /スタブは許容できる方法で配置されていますか？

私が見逃しているこのレイアウトの明らかな欠点はありますか？

思い浮かぶもの：

• 通常、PCBトレースは、最下層と同じように、上とまったく同じ特性を持つ伝送ラインとしてモデル化します。そのため、トレースの長さにビアを置いた場所では、大きな違いはありません。これらの「カツオドリのように見える」ビアを隣り合わせにする代わりに、トレースの真ん中に保つのに十分なだけオフセットします
• R51、C5もトップレイヤーに配置できます
• 私はあなたのxtalやCPUの周波数を知りませんが、おそらく125 Mbaudのギガビットイーサネットはそれほど印象的ではありません:)ただし、結合に不安がある場合は、クラシックスターを検討することをお勧めします。複数の接地面アーキテクチャのように。ここではこれは必要ないと思います。2016年のギガビットイーサネットネットワークPHYは正確には最先端ではないため、干渉があっても動作するはずです。
• レイアウトの一部を見るだけで、PHYを90°回転させた方が配線が容易になると思いますが、PHYの「プロセッサ側」の複雑さは解消されるかもしれません。遊びに。
• あなたのRJ45磁気レイアウトは大丈夫だと思います。おそらく私は怠惰で、変圧器の右半分にある2つの差分ペアをコネクタのピンから「下」にルーティングし、左半分を「上」にルーティングしただけでしょう。ただし、磁石のパッドに片側からのみアクセスする場合は、隣接するRJ45ピンの間に2つのトレースを配置しない限り... トポロジーはいつもあなたの友達ではありません：/

注意：1GEのボーレートは125 MBaudです。つまり、最初の2つのサイドローブを考慮したとしても、375 MHzを超える周波数について心配する必要はありません。FR4（特定のイプシロンを使用）、および多くのが近づく式では、その周波数の波長はおよそ、したがって、2mmのトレース長の違いは2.7°の位相エラーですが...多少の不適切なルーティングを使用しても、問題ないと思います。$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$

私はあらゆる高速信号に対して単一層ルーティングを提唱しています。

GigEトラックは、磁気側ではグラウンドを基準にしていますが、PHY側では電源層を基準にしています。スティッチングコンデンサの使用を避けるには、（一部のデカップラーに明確に接続されている）磁気の電力をレイヤー4に移動し、GigEをすべてレイヤー1にルーティングするだけです。ビアがない場合、不連続性はありませんが、リファレンスレイヤーは、マグネティックスからPHYに至るまでしっかりしている必要があり、少し作業が必要になる場合があります。

とはいえ、単層ルーティングには別の利点があります。インピーダンス制御されたボードの2つの異なる層のインピーダンスが100％になることはありません。つまり、ステッチキャップを使用しても、レイヤーの変更時に反射が発生します（巨大ではありませんが存在します）。一般的なPCBでは、2つの異なる層のインピーダンスは10％ほど異なり、完全なリターンパスを想定すると、反射係数は9％をわずかに超えます。

あるいは、レイヤー1のビアとイーサネットトラックが存在するレイヤー2の領域をグランドにすることもできますが、参照レイヤーをレイヤー3からレイヤー2に変更するには、ビアをステッチする必要があります。

私はあなたの画像を撮って、彼らがどこに行くかを示しました：

これによって不連続性が生じるという事実は変わりませんが、最小限に抑えられます。スティッチングビアは、リファレンスレイヤー間に短いパスを提供します。それらが存在しない場合、戻り経路は、戻り電流が出会う最も近い点を見つける必要があります-（一定の限界まで）遠いほど、不連続性が大きくなります。

一般的に、私は磁気の下に何も置かないようにしますが、あなたのトラックは明らかにグラウンド層によってシールドされているので、それらに関して大きな問題は見られません。