タグ付けされた質問 「high-speed」

閉じた。この質問はより集中する必要があります。現在、回答を受け付けていません。 この質問を改善したいですか？この投稿を編集するだけで1つの問題に焦点を当てるように質問を更新します。 2年前に閉店。 10ギガビットイーサネットとは、毎秒100億ビットが送信されることを意味しますが、これが物理的にどのように可能かはわかりません（100Gイーサネットはもちろんです）。今日最速のCPUは〜8GHzでしか動作しませんが、送信にCPUが必要ない場合でも、問題があるようです。 10Gでは、各ビットは100ピコ秒しか持続せず、その期間では、ゲート遅延が問題になると思います。各ビットのラインをハイまたはローに設定するほど簡単ではありません。複雑なイーサネット波形を出力するには、数百のトランジスタが必要です。 これは、受信側ではさらに問題が多いように見えます。波形を非常に高いレートでサンプリングする必要があるためです。ADCを使用すると、さらに遅延が発生します。

22 ethernet  delay  sampling  high-speed 

前任者からチャージアンプ/シェーピング回路を引き継ぎました。電流から電圧への変換を行うローパスフィルターを作成したいとき、彼は次のような標準回路を持っていました。 この回路のシミュレーション – CircuitLabを使用して作成された回路図 彼は、R9とC11に対して単一のフットプリントを作成し、次のように互いの上にはんだ付けします。 このように回路を設計した理由は何でしょうか？私はこの特定のテクニックを他のどこにも見たことがない。私の目には、アセンブリの観点からだけでなく、コンデンサのフィードバックパスを最小化するためにも、問題があるように見えます。価値のあるものとして、この回路は非常に短い（〜4ns）パルスに対処することを目的としています。 編集：洞察力に富んだコメントをありがとう！この回路の背後にある考え方は、実際には、この場合、PINダイオードによって生成されるパルスを広げることです。コンデンサはCOG +/- 10％です。 この回路に関する混乱を拡大するために、スタックによって寄生が変化することに同意します。しかし、コンデンサと抵抗は両方とも0603であることを述べておかなければなりません（写真から明らかでない場合）。設計者が寄生成分を心配しているなら、彼の最初のステップはコンポーネントのサイズを小さくすることだと思っていました。 私は取締役会に関する他のいくつかの問題を修正しており、このスタッキングビジネスで重要な何かを見逃さないようにしたかったのです。有益な洞察に再び感謝します。

21 capacitor  resistors  filter  feedback  high-speed 

PCIeを使用する設計を実装しました。PCIeインターフェースが単一のPCB上のチップ間通信レーンとして使用されるという点で多少異なります（たとえば、PCIeコネクタなし）。 ルートコンプレックスデバイスは、PCIe Gen 2準拠のFreescale i.MX6であり、通信するデバイスは、PCIe Gen 3準拠のデバイスであるMarvell WiFiモジュールです。2.5Gbpsで動作するシングルレーンインターフェイスです。 以下に示すインラインキャップの反対側に、適切な差動プローブを備えた高速スコープをはんだ付けすることにより、シグナルインテグリティの測定を行いました。 クロックについては、アイダイアグラムは非常によく見えます。 ただし、TXデータはそれほど多くありません。 WiFiチップにはオンチップ終端があるため、追加の終端が必要になるとは思わないが、間違っている可能性がある。 PCIe周辺機器用にi.MX6プロセッサ内で設定できるレジスタをいくつか見つけましたが、実際に何をするのか正確にはわかりません。ちょっとした試行錯誤も、私にはあまり得られていません。 レイアウトが適切な配線ルールに従っており、PCBが正しいインピーダンスで構築されていることを確認しました。システムにジッタがあることは明らかですが、反射またはディエンファシスの問題があるようです。誰かがアイダイアグラムで間違っていると説明したり、修正する方法を提案したりできることを望んでいます。 乾杯！

18 layout  signal-integrity  pcie  high-speed 

理論的には、ツイストペアのケーブル終端が次の場合、問題は見られません。- ペアの両端に配置されたケーブルの特性インピーダンスに一致する単一の抵抗器（R）または 2つの抵抗（）ペアの両端で、中心点がシールド/スクリーンにも接続されている。R2R2\dfrac{R}{2} 実際には、データシートを見ると、オプション1よりもオプション2が多く見られます。 今日、オプション1を使用すると、50 mを超えるケーブルで2つの導体間に顕著なタイムラグ（約2または3 ns）が発生したため、オプション2を使用する必要がありました。これは私を驚かせました、そして、私はこれがなぜそうでなければならないかについて疑問に思っています。片方の端で駆動していた信号は、約2Vのロジックレベルであり、本質的に非常にバランスが取れていました（認識できる時間差や顕著な振幅差はありません）。 質問-なぜ私が説明したセットアップでオプション2がオプション1よりも優れているのでしょうか。また、オプション2について理論的に優れたものがある可能性はありますか？

15 cables  high-speed  characteristic-impedance  twisted-pair 

非同期のコンパレータから出力される5 nsのパルス幅Highがあります。このパルスを数えようとしています。現在のマイクロコントローラー（dsPIC33FJ）には、少なくとも10 nsのパルス幅Highの最小仕様を持つ非同期カウンターが搭載されています。 この5 nsパルスをカウンターで読み取れるように延長/延長するためのオプションは何ですか？別のマイクロコントローラーに切り替えたり、より質の高いフロントエンドカウンターを使用したりすることはできますが、代わりにパッシブ/シンプルな回路を使用したいと思います。これは可能ですか？ 私がこれまでに研究したこと： 放電によって速度が遅くなることを期待して、出力信号とグランドの間に.1uFのコンデンサを接続しようとしましたが、信号を大きく歪めるだけでした。より低い値を使用できますか？ サンプルを調べてICを保持しましたが、検出できる最短の取得時間は約200 nsで、これはアプリケーションには適していません。

13 microcontroller  counter  comparator  high-speed 

同様の質問がここで尋ねられます：「2つのバイパス/デカップリングコンデンサ」ルール？しかし、その質問は、パッケージサイズについて言及せずに並列バイパスコンデンサに関するものでした（ただし、回答はほとんどが異なるパッケージサイズの並列部品を想定しています）。 私は最近、高速デジタル設計のコースに参加しました。講師は、コンデンサのデカップリング性能がインダクタンスによってほぼ完全に制限されていることを説明しました。 彼の説明は、多くのデータシートに記載されているアドバイスと衝突するようです。データシートは、同じパッケージサイズであるにもかかわらず、デカップリングコンデンサの複数の値を示唆しています。 彼の推奨事項は次のとおりであると考えています。パッケージサイズごとに、実現可能な最大の静電容量を選択し、できるだけ小さなパッケージを最も近くに配置します。 たとえば、ラティスセミコンダクターの回路図では、次のことを提案しています。 470pF 0201 10nF 0201 1uf 0306 Q1： 470pFのコンデンサは本当に役立ちますか？ Q2： 3つすべてを0201パッケージの単一の1uFコンデンサに置き換えても意味がありませんか？ Q3：高い周波数では値の大きいコンデンサは役に立たないと人々が言うとき、その大部分は静電容量によるものであり、どれだけ大容量のキャップに通常関連するパッケージサイズの増加によるものですか？

12 pcb-design  decoupling-capacitor  high-speed 

USB接続を使用するPCBをルーティングしています。差動ペアのトレースは互いに10ミル離れており、長さは約1mm異なります。それは問題になるでしょうか？長さの推奨最大差とそれらの間の最小距離はどのくらいですか？

12 usb  high-speed  differential 

デビッドのコメントからこの回答まで、高速設計では望ましくない効果であると理解しています。誰かが詳細に説明できますか？

12 high-speed 

現在、最初のマイクロコントローラーハードウェア設計に取り組んでいます。私は大学でマイクロコントローラのクラスを持っていましたが、それは物事のソフトウェア側に焦点を合わせ、事前に作成された開発ボード（Freescale 68HC12用）を使用しました。 かなり基本的で、おそらく明白であるように思えるので、私は質問するのをhaveしますが、同時に、データシートまたはオンラインフォーラムを検索しているときに明確な答えを見つけることができませんでした。 私はSTM32F7シリーズチップを決定しましたが、基本的な電源とグランドの接続を計画しているときにこのクエリを実行しています。144-LQFPパッケージに合計12 Vddピン（9xVdd + 1xVdda + 1xVddusb + 1xVddsdmmc）がありますが、10 Vssピンしかありません。簡単に言うと、このプロジェクトではMicrochip社のdsPIC33Fを簡単に検討しましたが、同様の不均衡（7 Vddピンと6 Vssピン）に気付きました。 ハードウェア設計の入門書を読んでいますが、高速設計では、Vdd / Vssペアごとにデバイスの近くに配置されたデカップリングキャップの重要性が常に強調されています。明らかなVssペアリングを持たないVddピンに対してはどうすればよいのでしょうか。私のPCBには確かにグランドプレーンレイヤーが組み込まれているので、ペアになっていないVddピンをプレーンに直接デカップリングできますが、Vdd / Vssピンペアリングが重要であるという感覚が常に得られました。 明らかな何かが欠けていますか？ 以下に、Vdd / Vssペアと単一のVddピンの両方をデカップリングするための現在の戦略を示す写真をいくつか掲載しました。どちらの方法にも明らかな問題がある場合はお知らせください。

11 microcontroller  decoupling-capacitor  high-speed  decoupling 

1200x800程度の解像度で最大1000fpsを表示できる非常に高いフレームレートのOLEDディスプレイの開発に興味があります。これには明らかにかなり厳しい帯域幅の要件があり、FPGAを使用してカスタムコントローラーを実装する必要が生じる可能性があります。これは、一般的なディスプレイコントローラーは60〜120Hzよりも高速に動作しないためです。私の無知を実際に示すリスクがある場合、「生の」OLEDディスプレイ（コントローラーなし）を使用して、これらの速度でディスプレイを駆動できますか？ディスプレイに付属するディスプレイコントローラーはどれも役に立たないと確信しているので、FPGAのコントローラーコードの例から始めます。

11 display  high-speed  oled 

高速ICがいくつかあり、入力電圧ラインにコンデンサを配置して電圧を安定させ、スパイクやディップから保護する必要がある設計があります。5vで動作し、300〜500 mAです。私の研究によると、このアプリケーションには電解コンデンサが必要ですが、適切な容量値を選択する方法がわかりません。また、なぜこの目的でレギュレータを使用できないのですか？ICのデータシートには、コンデンサを使用する必要があると記載されていますが、VRの方が適していますか？

11 capacitor  voltage-regulator  high-speed 

最初に： これは1回限り（または2回限り）の趣味のプロジェクト用で、これ以上深刻なことはありません。これは、商業デザインした場合（ただし、私は一度に4層に行くだろう、私は最初の場所で、このようなプロジェクトを設計することはありません）。 4 層化は、本当に必要な場合にのみ許容されます。このようなボードのコストはこれらの数量の少なくとも2倍であり、2層PCBのコストはコンポーネントを組み合わせた場合よりも高くなります。 目標は、2つのコネクタ（USB-BからUSB-Aへ、両方ともメス）間でほとんど無害なUSB 2.0信号を渡すことです。私のPCBは実際には信号を使用していません。 （これらのポイントが投稿を「狭すぎる」地域に移動する場合、遠慮なく無視してください:-) したがって、問題は、これは可能であり、許容可能な結果が得られるかどうかです。もちろん、主な目標は、高速（480 Mbit / s）通信を可能にすることです。 USB仕様によれば、差動ペアの差動インピーダンスは90オーム、対地特性インピーダンスは30オームでなければなりません。ただし、USBはかなりの乱用を許容するようです。2層USB 2.0 PCBレイアウトについて説明しているSMSCアプリケーションノート（PDF）には、シングルエンドインピーダンスは差動ほど重要ではなく、「45〜80オーム」の範囲が許容範囲であると記載されています。 ボードの仕様は1オンスの銅で、その間に63ミルのFR-4があります。 以下のようないくつかのインピーダンスの計算によると、この1（I誤解何かしない限り、同様にシングルエンドインピーダンスは表示されません）、と思われる50のミル 10ミルの間隔でトレースが〜90オームの差動及び〜80を与えますオームZ0。 （これらの値は、無料ですがダウンロードが必要なSaturn PCB Toolkit Calculatorからのものです。） トレースは約3インチの長さであり、基板の端に近づくように逆U字型になる可能性が高いため、グランドプレーンを壊すことなく他のすべて（サブMHz信号のみ）を配線するスペースがあります。 USBトレースの下。 もちろん、私はその取り組み全体が少し気が狂っていることに気づいています。ただし、これも趣味のボード用であり、真面目な会社によっても行われたようです。 高速はまだ私を少し超えていますが、プロジェクトの残りの部分は単純です。PCBを介してこの信号を取得する必要があるだけで、その他はすべて簡単です。 見逃した場合、主な質問は次のとおりです。これは可能ですか？ より良い2層ルーティング方法がある場合（たとえば、この短い記事では、この目的でコプレーナ導波路ルーティングを使用しています）、教えてください。私はこれについて多くの情報を見つけることができません（それは詳細かつ理解可能ですが、詳細や方程式/計算機の言及はありません）。

11 usb  pcb-design  high-speed 

同僚と私は、高速信号の長さを一致させるためのさまざまな方法について意見を交わしました。DDR3レイアウトの例を使用しました。 下の画像の信号はすべてDDR3データ信号であるため、非常に高速です。スケールの感覚を与えるために、画像の全体のX軸は5.3mm、Y軸は5.8mmです。 私の主張は、写真の真ん中のトレースのように行われた長さの一致はシグナルインテグリティに有害である可能性があるということですが、これは単なる直感に基づいていますが、これを裏付けるデータはありません。画像の上下のトレースの方が信号品質が良いはずだと思いましたが、繰り返しになりますが、この主張を裏付けるデータはありません。 これについてのあなたの意見、特に経験を聞きたいと思います。高速トレースと長さを一致させるための経験則はありますか？ 残念ながら、使用しているFPGAのIBISモデルをインポートするのが難しいため、SIツールでこれをシミュレートできませんでした。できれば報告します。

10 pcb-design  impedance-matching  high-speed  ddr  serpentine-trace 

STM32 MCUでQuad SPI NORフラッシュメモリMT25QL256ABA1EW9-0SITのレイアウトを改善しようとしています。私の問題は、メモリチップのピン配置が非常に不便であることです。信号が隣り合うようにMCU側でピンを交換することに成功しましたが、それでも難しいです。Micron Quad spiレイアウトガイドに従って、私はなんとかしました： 下にあるグランドプレーンを分割しないでください（これは2層PCBです）。 クロック信号を短くし、おそらく最小の曲げで、 信号ルーティングにVIASを使用しない しかし、私はどうにかしてうまくいきませんでした： ストリップラインを計算して、適切なインピーダンスを維持します（実際にはスペースや信号は多くありません） 信号の長さを同じに保ちます。 ここにレイアウトがあります： 画像を拡大すると、メモリチップパッドのネット名を確認できます。このデザインは最大80 Mhzのクロック転送に十分であるとあなたの意見で尋ねたいと思います。比較のために、チップの内側にあるピンクの形状は18 x 8 mmです。GNDポリゴンは、見やすくするために棚に置かれています。何卒よろしくお願いいたします。

10 pcb  stm32  spi  layout  high-speed 

Artix-7デバイスを除いて、ほぼすべての種類のザイリンクス7シリーズデバイスで動作するシリアルATAコントローラーデザインがあります。 純粋なデザイン（SATA 6.0Gb / s、150 MHzデザインクロック）は、Artix-7 200Tに実装できます。ILAコア（旧称ChipScope）を追加すると、タイミングが満たされません。 状況を緩和するために何をしましたか-各ILAコアに2つのパイプラインステージを追加しました-GTPトランシーバーとロジックの間に1つのパイプラインステージを追加しました-代替の実装戦略としてリタイミング、リマップ、ワイド配置を使用しました この画像は、通常の設計フローを示しています。ILAコアはSATAController（SATAC）および8ビットCPU（SoFPGA）から遠く離れていますが、コントローラーにはまだ障害のあるパスがあります（障害のあるパスを持つ唯一の領域です）。 Artix-7は一部のエリアでリソースをルーティングできないようです。そのような疑いを示すレポートを取得するにはどうすればよいですか？ また、リタイミング、リマップ、および幅広い配置戦略を試しました。結果はこれです： タイミングの失敗はほとんど同じです... PSこのデザインは、300を超えるBlockRAMのうち178のみを使用します。ザイリンクスISEを使用して他のデザインのほぼすべてのBlockRAMを使用しましたが、そのような動作に遭遇したことがありません。 編集： 以下は、スライスごとのすべての負のスラック値のヒートマップです（赤色）。

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga