高速信号のトレース長マッチングパターンに関する質問

同僚と私は、高速信号の長さを一致させるためのさまざまな方法について意見を交わしました。DDR3レイアウトの例を使用しました。

下の画像の信号はすべてDDR3データ信号であるため、非常に高速です。スケールの感覚を与えるために、画像の全体のX軸は5.3mm、Y軸は5.8mmです。

私の主張は、写真の真ん中のトレースのように行われた長さの一致はシグナルインテグリティに有害である可能性があるということですが、これは単なる直感に基づいていますが、これを裏付けるデータはありません。画像の上下のトレースの方が信号品質が良いはずだと思いましたが、繰り返しになりますが、この主張を裏付けるデータはありません。

これについてのあなたの意見、特に経験を聞きたいと思います。高速トレースと長さを一致させるための経験則はありますか？

残念ながら、使用しているFPGAのIBISモデルをインポートするのが難しいため、SIツールでこれをシミュレートできませんでした。できれば報告します。

エッジの速度と、曲がりくねった経路がどれだけ近くにあるかに応じて、あなたの直感は正しいです。自分の問題を引き起こす可能性があります。あなたが不思議に思っているように、彼らは絶対にお互いにカップルします。実際、それが十分にタイトな場合、高周波成分はSカーブを介してまっすぐに結合するだけで、そこにない場合があります。

問題は、結合がアプリケーションで問題になるということになります。それらはDDR3のその図で十分に離れて見えますが、それを区別することは困難です。もちろん、パスのシミュレーションは常に最良ですが、必要なときに常にすべての人が高価なツールにアクセスできるわけではないことを知っています:)

あなたは正しい道にいるようですが。ここだジョンソン、それについてもう少し話が。

私はDDRメモリでは動作しないので、オンチップデスキューは利用できないと想定し、実際には長さのマッチングが必要です。チップ自体がデスキューを実行できる場合は、もちろん、トレースを拡張して長さを一致させるのではなく、その機能を使用する必要があります。

しかし、長さのマッチングが必要であることを考えると、あなたがしていることはすべて、できることと同様に行われているように見えます。主な理由は、1つは実際に長さのマッチングを行い、2つは90度または45度のベンドではなく円弧を使用しているためです。

コメントでは、曲がりくねった形状がトレースをそれ自体と平行に配置するという懸念を述べています。それは合理的な懸念事項ですが、それについてできることはあまりありません。確かに、トレースをさらに分離できるように2つのチップをさらに離すことはお勧めしません---とにかく、おそらくそれを防ぐためのボードスペースの制限があります。トレース間の間隔がトレース幅の4倍以上に見えるので、これが深刻な問題を引き起こすとは思いません。

もちろん、HyperLynxまたは他の優れたSIツールを使用したシミュレーションは、決定的な答えを得るためのより良い方法です。実際のチップのモデルがなくても、この特定の問題をシミュレートできるはずです。

表示されていないのは、ボードのスタックアップです。材料の適切なシミュレーションと十分な知識がないと、内層の伝播速度が外層の速度と等しいことは明らかではなく（おそらくそうではありません）、層間の厳密な長さの一致が適切です。やるべき事。これを考慮した場合でも、材料のばらつきにより、異なるレイヤーのトレース遅延間でミスマッチが発生することが予想されます。

マイクロ波信号の場合、複雑な反射減衰量の影響を避けるために、トラックの鋭い角を避けたいです。これが、すべてが滑らかな線である理由です。また、シグナルインテグリティを改善するには、グランドプレーンが必要です。次に、トラック長が一致している限り、レイアウトの違いやクロストークに対する感度は低くなります。TDR応答と反射係数を改善するには、トレースの厚さを目的のインピーダンスに基づいて計算する必要があります。

レイアウトソフトウェアは、オンデマンドで同じ長さのラインを生成する必要があります。

ここで、より多くのDDR3レイアウトの考慮事項が提供されます。