なぜ抵抗器とコンデンサーを積み重ねるのですか？

前任者からチャージアンプ/シェーピング回路を引き継ぎました。電流から電圧への変換を行うローパスフィルターを作成したいとき、彼は次のような標準回路を持っていました。

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

彼は、R9とC11に対して単一のフットプリントを作成し、次のように互いの上にはんだ付けします。

このように回路を設計した理由は何でしょうか？私はこの特定のテクニックを他のどこにも見たことがない。私の目には、アセンブリの観点からだけでなく、コンデンサのフィードバックパスを最小化するためにも、問題があるように見えます。価値のあるものとして、この回路は非常に短い（〜4ns）パルスに対処することを目的としています。

編集：洞察力に富んだコメントをありがとう！この回路の背後にある考え方は、実際には、この場合、PINダイオードによって生成されるパルスを広げることです。コンデンサはCOG +/- 10％です。

この回路に関する混乱を拡大するために、スタックによって寄生が変化することに同意します。しかし、コンデンサと抵抗は両方とも0603であることを述べておかなければなりません（写真から明らかでない場合）。設計者が寄生成分を心配しているなら、彼の最初のステップはコンポーネントのサイズを小さくすることだと思っていました。

私は取締役会に関する他のいくつかの問題を修正しており、このスタッキングビジネスで重要な何かを見逃さないようにしたかったのです。有益な洞察に再び感謝します。

40kHzを忘れてください-この種の回路は非常に高い周波数で発振するのが本当に好きです-フィードバック抵抗は、数pFと比較して高周波でほぼオープン（1M）であり、アンプのゲイン帯域幅積は1.75GHzです。その点では、フォトダイオードトランスインピーダンスアンプに似ています。さらに重要なことは、非常に高い周波数成分で入力を測定していることです。

彼は、反転入力と4pFキャップの浮遊容量の値を最小限に抑え、制御したいと思っているようです。高周波では（4nsのパルスとアンプのロールオフによって示されるように）、これは基本的に容量性回路です。出力電圧は、時間をかけて積分した入力電流を約4pFで割ったものです。4pFフィードバック（積分）コンデンサ（およびアンプの入力容量）は、トレースおよびパッドからの浮遊容量よりも大きくありません。抵抗自体でさえ、静電容量に1％を追加します（0603と仮定）。

もちろん、この種のことは「場の強化」として現れることがあります（例えば、アンプが振動して、フィードバック抵抗の上部にキャップが貼り付けられます）が、この場合は明らかに意図的でした。

@ IgnacioVazquez-Abramsが言ったように、これは、不要な発振を引き起こす可能性のある浮遊インダクタンスを減らすための一般的な方法です。私は実際、この方法が非常に頻繁に使用されるのを見ました。特に、過剰なインダクタンスと振動に敏感な回路で。簡単に言えば、フィルターのパフォーマンスが向上します。

浮遊インダクタンスがそれほど問題にならないような低速の回路では、高密度設計でPCBのスペースを節約するためにこの方法を使用できます。

ピックアンドプレースマシンが実際にこれを行うように設計されているとは思えないため、確かに生産には理想的ではありません。これは手作業で行う必要があり、時間とコストが増加することを想像します。

特定の例には当てはまりませんが、この方法を使用して抵抗値/容量値を調整することもできます。抵抗が少し高すぎる場合は、等価抵抗を減らすために、その上に別の抵抗を置くことがあります。同様に、コンデンサを別のコンデンサの上に置くと、静電容量が増加します。