タグ付けされた質問 「counter」

これは、NPN BJT（バイポーラジャンクショントランジスタ）について私が知っていることです。 ベースエミッタ電流はコレクタエミッタでHFE倍に増幅されるため、 Ice = Ibe * HFE Vbeはベースエミッタ間の電圧であり、他のダイオードと同様に、通常は約0.65 Vです。Vecしかし、私は覚えていません。 Vbeが最小しきい値よりも低い場合、トランジスタは開いており、どの接点にも電流は流れません。（大丈夫、たぶん数μAのリーク電流ですが、それは関係ありません） しかし、まだいくつか質問があります。 トランジスタが飽和しているときの動作は？ Vbeしきい値より低い以外の条件の下で、トランジスタをオープン状態にすることは可能ですか？ さらに、この質問で私が犯した間違いを（回答で）遠慮なく指摘してください。 関連する質問： トランジスタがどのように機能するかは気にしませんが、どのように動作させることができますか？

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非同期のコンパレータから出力される5 nsのパルス幅Highがあります。このパルスを数えようとしています。現在のマイクロコントローラー（dsPIC33FJ）には、少なくとも10 nsのパルス幅Highの最小仕様を持つ非同期カウンターが搭載されています。 この5 nsパルスをカウンターで読み取れるように延長/延長するためのオプションは何ですか？別のマイクロコントローラーに切り替えたり、より質の高いフロントエンドカウンターを使用したりすることはできますが、代わりにパッシブ/シンプルな回路を使用したいと思います。これは可能ですか？ 私がこれまでに研究したこと： 放電によって速度が遅くなることを期待して、出力信号とグランドの間に.1uFのコンデンサを接続しようとしましたが、信号を大きく歪めるだけでした。より低い値を使用できますか？ サンプルを調べてICを保持しましたが、検出できる最短の取得時間は約200 nsで、これはアプリケーションには適していません。

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私はFPGAの世界にまったく新しいので、4ビットの7セグメントデコーダーという非常に単純なプロジェクトから始めようと思いました。私が純粋にVHDLで書いた最初のバージョン（それは基本的に単一の組み合わせselectであり、クロックは必要ありません）は機能しているようですが、ザイリンクスISEの「IPコア」の要素を試してみたいと思います。 今のところ、「ISE Project Explorer」GUIを使用しており、ROMコアを使用して新しいプロジェクトを作成しました。生成されるVHDLコードは次のとおりです。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : IN STD_LOGIC; addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0); douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END SSROM; ARCHITECTURE SSROM_a OF SSROM IS -- synthesis translate_off COMPONENT wrapped_SSROM …

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