タグ付けされた質問 「vhdl」

VHDLとVerilogは、今日のHDLです。HDLの経験がない人にとって、どちらの利点は何ですか？

94 vhdl  verilog  hdl 

ザイリンクスISE、ラティスダイアモンドなどのFPGA / HDLツールスイートの経験があります。一般的なワークフローは、Verilog / VHDL、シミュレーション、テスト、およびFPGAのプログラミングです。 ASICの設計は非常に異なっていると言う人が数人います。ゲートレベルASICとトランジスタレベルASICの2つの主要なASICに使用されるツールセットは何ですか？Catapult CやCadence C to Siliconなどの高位合成ツールを検討してきましたが、まだ試したことはありません。典型的なHDLワークフローを変更/高速化できるASIC / FPGAフィールドで利用可能なさまざまなタイプのツールを説明できますか？

42 fpga  vhdl  verilog  software  asic 

VHDLまたはVerilogでのCPUの読みやすく教育的な実装を推奨できますか？できれば十分に文書化されたもの。 PS私は私が見ることができることを知っていますopencoresが、私は特に人々が実際に見て、面白いと思うものに興味があります。 PS2。不機嫌なタグについては申し訳ありませんが、新しいユーザーとして新しいタグを作成することはできません

37 microprocessor  fpga  softcore  verilog  vhdl 

VHDLとVerilogの学習に興味があります。それらのための無料のIDEがあるかどうか疑問に思っていましたか？

29 vhdl  verilog  ide 

mod-16カウンターを作成し、出力結果はINTEGERです（見たすべての例ではINTEGERを使用しました）。 hex-to-7-segment-displayデコーダーを作成しましたが、その入力はSTD_LOGIC_VECTORです（真理値表を簡単にマップできたため、そのように書きました）。 カウンターの出力をデコーダーの入力に接続したいのですが、QuartusIIでコンパイルしようとすると「タイプの不一致」エラーが発生します。 VHDLリストでINTEGER型からSTD_LOGIC_VECTOR型に変換する方法はありますか？

28 vhdl 

私は遊んでも過ごせないものを探しています。私はアカデミック割引の対象外ですので、提案を行う際にはそれを考慮してください。

27 fpga  vhdl 

コンポーネントとエンティティの違いは何だろうと思っています。どの場合にエンティティの代わりにコンポーネントを使用するのが良いかを知りたいです。どうもありがとうございます。

25 vhdl  components 

VHDLのいいインタビューの質問を見ました-数字を受け取り、残りが5で割れるかどうかを検出するシステムを構築します。私はステートマシンでそれを解決しようとしました（modまたはremを使用したくないと思います）そして私は最初の成功をしましたが（5、10、15のような数、20、40、80のような数が働いた）、130、75などの他の数字は失敗しました。 ステートマシンを表示しますが、それは完全な混乱（コードではなく、図面です）であり、先ほど言ったように、動作していません。 基本的に、私がやろうとしたことは、5で割り切れる2進数で書き留め、それらのために機能する状態マシンを構築することです。 この問題を解決する方法と、このような問題に直面したときの考え方を教えていただければ幸いです。 ありがとうございました！

24 vhdl  state-machines 

世界はVHDLでビットを表すデフォルトの方法std_logic（およびstd_logic_vector）を決定したようです。代替案はstd_ulogic、解決されないでしょう。 通常、あなたがしているので、これは私を驚かせない記述バスをあなたが複数のドライバーを使用しないでください、あなたがする必要はありませんので、解決信号を。利点は、std_ulogic複数のドライバーがある場合、コンパイラーが早期に警告することです。 質問：これは単なる文化的/歴史的なものですか、それともstd_logicを使用する技術的な理由がありますか？

24 vhdl 

今学期にデジタルデザインのコースを受講しましたが、とても気に入っています。今では、組み込みシステムとデジタル設計のほとんどの作業が最初にコンピューターシミュレーターで行われ、次にハードウェアを使用して実装されることがわかっています。だから、HDLを学習するにはどうすればいいのかと思っていました。質問が少ない 何？私は標準が何であるかを知りませんが、どれを選ぶのが簡単かを知りたいです。ほとんどのHDLはFPGAで使用するように設計されていることを理解していますが、そうではありません。 どうやって？独立した例のある教科書をたどるか、小さなシステムを実装するようなプロジェクトに着手すべきか（信号制御のようなものかもしれません）。 どこ？リソースはどこで入手できますか？

24 simulation  vhdl  verilog  hdl 

不良なVHDLコードがFPGAの損傷につながる可能性があることをどこかで読みました。 VHDLコードでFPGAを損傷することさえ可能ですか？どのような条件がこれを引き起こし、最悪のシナリオは何ですか？

22 fpga  vhdl 

0からVHDLを学習する必要があり、NT / Windowsの代わりにLinuxカーネルで実行するオプションが欲しいのですが、何かヒントはありますか？また、初心者のための優れたVHDLリソースへの優れたリンクにも感謝しています。

19 vhdl  ide 

現在、ザイリンクスISEおよびISIMを使用してVHDLで単純なCPUを設計しています。設計部分は非常に順調に進んでいますが、一貫性のある方法で検証を行う方法がわかりません。 現在、VHDLテストベンチを更新しており、特定の瞬間に作業中の機能をテストするために更新しています。これは非常にアドホックであり、リグレッションをキャッチするのに役立ちません。また、仕様/命令セットへの準拠を検証するために使用することはできません。 大規模なテストスイートの開発を検討しましたが、問題は、CPUとしての汎用パーツの潜在的な状態が、一般的でないコンポーネントと比較して非常に大きいことです。 より制御された方法で設計とテストを実行できる方法を探しています。ある種の「ハードウェアTDD」。そのようなものは存在しますか？CPUなどの汎用部品に比較的簡単に適用できますか？

18 fpga  vhdl  cpu  test 

タイトルは私の質問をかなり要約しています：VHDL / FPGAを使い始めるためのネイティブMac OS X環境はありますか？

18 fpga  vhdl  mac 

合成信号やポートなどにVHDLで整数を使用する必要があるかどうかについて少し混乱しています。 トップレベルのポートでstd_logicを使用していますが、内部的には至る所で範囲付き整数を使用していました。ただし、合成ターゲットコードには符号付き/符号なしのみを使用する必要があると言っている人々への参照に出くわしました。 私は現在のプロジェクトに行って、署名なしを使用するように作り直しました...そして、それは明らかにいです。 整数を使用するのは悪い習慣ですか？どうしたの？ツールが整数をマップする幅に不確実性はありますか？

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