タグ付けされた質問 「cpu」

最近、友人とLaTeXのコンパイルについて話しました。LaTeXは1つのコアのみを使用してコンパイルできます。そのため、LaTeXコンパイルの速度については、CPUのクロック速度が最も重要です（最高のLaTeXコンパイルパフォーマンスのためのハードウェア選択のヒントを参照） 好奇心から、最高のクロック速度を持つCPUを探しました。最高のクロック速度を持っていたのは、4.4 GHz（source）のIntel Xeon X5698だったと思います。 しかし、この質問は販売されるCPUに関するものではありません。あなたが価格を気にしない場合、どれくらい速く得ることができるか知りたいです。 1つの質問は次のとおりです。CPU速度に物理的な制限はありますか？どのくらいの高さですか？ もう1つの質問は、これまでに到達した最高のCPU速度とは何ですか？ 冷却（熱）が非常に困難になるため、CPU速度が制限されていると常に考えてきました。しかし、私の友人は、これが理由だと疑っています（たとえば、科学実験などで従来の/安価な冷却システムを使用する必要がない場合）。 [2]では、伝送遅延がCPU速度の別の制限を引き起こすことを読みました。しかし、彼らはそれがどれくらい速く得ることができるかについて言及しません。 私が見つけたもの [1] 科学者はプロセッサー速度の基本的な最大制限を見つけます：量子コンピューターについてのみであるようですが、この質問は「従来の」CPUについてです。 [2] CPU速度に制限があるのはなぜですか？ 私について 私はコンピューターサイエンスの学生です。CPUについては知っていますが、あまり知りません。そして、この質問にとって重要かもしれない物理学についてはさらに少ない。可能な場合は、そのことを覚えておいてください。

102 cpu  physics 

最新のCPUは、メモリ（RAM）を含むすべての外部のものと比較して非常に高速です。 CPUクロック周波数は、電気信号がCPUからバスを介してRAMチップに行き来するまでに数クロックティックかかるポイントに達しているため、理解できます。 また、多くのレベルでの生活を複雑にします。マルチレベルキャッシュ階層は、CPUにより近いデータを配信するために構築され、チップ内の複雑な同期ロジックが必要になります。データがフェッチされる間の待機サイクルを回避するために、プログラムはキャッシュに優しい方法で作成する必要があります。 これらの問題の多くは、大量のRAMがCPUチップに直接配置されていれば回避できます。排他的な配置にする必要はありません。クラスに応じてチップに1〜4 GBを追加し、追加のメモリを個別にインストールできるようにします。 IntelやAMDなどがこれを行っていないのには十分な理由があると確信しています。これらの理由は何ですか？チップに余裕がないのですか？

55 memory  cpu 

FPGAを使用して、ビットコインマイニング、電子取引、タンパク質フォールディングなどの処理を行うシステムのパフォーマンスを向上させる人々の話を聞きました。 CPUが通常（クロック速度の点で）少なくとも1桁高速で実行されている場合、FPGAはパフォーマンスに関してCPUとどのように競合できますか？

55 fpga  cpu 

x86設計者（または他のCPUアーキテクチャ）がx86を含めないことにしたのはなぜですか？これは、他の論理ゲートの構築に使用できる論理ゲートであるため、単一の命令として高速です。連鎖notとand指示（両方ともから作成されるnand）ではなく、なぜnand指示がないのですか？

52 cpu 

ウィキペディアによると、処理能力はムーアの法則と強く関連しています。 http://en.wikipedia.org/wiki/Moore's_law 集積回路に安価に配置できるトランジスタの数は、約2年ごとに2倍になりました。この傾向は半世紀以上にわたって続いており、2015年以降まで停止することはないと思われます。多くのデジタル電子機器の機能は、処理速度、メモリ容量、センサー、さらにはデジタルカメラのピクセルの数とサイズでさえ、ムーアの法則と密接に関連しています。これらはすべて（おおよそ）指数関数的に改善されています。 コンピューターアーキテクチャのバックグラウンドを持っている人として、CPUにトランジスタを追加すると、最終的には命令がほぼ順番に読み取られ/実行されるため、CPUの消費電力が増加する理由がわかりません。誰が私が欠けている部分を説明できますか？

43 microprocessor  cpu  architecture 

ウィキペディアの1秒あたりの手順では、i7 3630QMが3.2 GHzの周波数で最大110,000 MIPSを提供すると述べています。（110 / 3.2命令）/ 4コア=コアあたりサイクルあたり〜8.6命令ですか？！単一のコアがサイクルごとに複数の命令を提供するにはどうすればよいですか？ 私の理解では、パイプラインはクロックごとに1つの結果のみを配信できるはずです。 これらは私の考えです： 内部周波数は実際には3.2 GHzよりも高い CPUの一部は非同期で、私のような謙虚な人間には理解できない コアごとに複数の同時パイプラインがあります パイプラインは1クロックあたりの結果以上を提供でき、命令はパイプラインステージをスキップでき、複数のプリフェッチャーが対応できます 私は何かが欠けています

41 microprocessor  cpu  computer-architecture 

単純なCPU（IntelやAMDなど）は45〜140 Wを消費し、多くのCPUは1.2 V、1.25 Vなどで動作することを知っています。 したがって、CPUが1.25 Vで動作し、TDPが80 Wであると仮定すると、64アンペア（大量のアンペア）を使用します。 CPUの回路に1 Aを超える電流が必要な理由（FinFETトランジスタを想定）ほとんどの場合、CPUはアイドリングしており、CPUにはクロックがあるため60 Aはすべて「パルス」ですが、CPUが1 Vおよび1 Aで動作できないのはなぜですか。 たとえば、小型で高速なFinFETトランジスタ：3.0 GHzで動作する14 nmは、（およそ）何アンペア必要ですか？ 電流が大きいと、トランジスタのオン/オフが速くなりますか？

37 power  transistors  current  amperage  cpu 

キャッシュベンチマークのスクリーンショットは次のとおりです。 ベンチマークでは、L1キャッシュの読み取り速度は約186 GB /秒で、レイテンシは約3〜4クロックサイクルです。そのような速度はどのように達成されますか？ ここでメモリを考えてみましょう：理論上の最大速度は665 MHz（メモリ周波数）x 2（ダブルデータレート）x 64ビット（バス幅）で、約10.6 GB / sであり、ベンチマーク値9.6 GB / sに近いです。 しかし、L1キャッシュを使用すると、最大周波数（3 GHz）のプロセッサーですべてのサイクルで読み取ることができたとしても、非現実的と思われるスループットを実現するには約496本のデータラインが必要になります。これは他のキャッシュにも適用されます。 私は何が欠けていますか？パラメータからキャッシュのスループットを計算するにはどうすればよいですか？

37 cpu  computer-architecture  cache 

私はスタックオーバーフローに関するこの非常に興味深い質問を読んでいました。 整数の乗算は、最新のCPUでの加算と同じ速度で本当に行われますか？ コメントの1つは言った： 「Haswellでは、FP乗算スループットがFP加算の2倍であることは何の価値もありません。これは、ポート0と1の両方を乗算に使用できますが、加算に使用できるのはポート1だけだからです。 -multiplyは両方のポートで実行できるため追加します。」 加算と比較して2倍の同時乗算を許可するのはなぜですか？

35 cpu  computer-architecture  alu  floating-point  intel 

74HCシリーズは20MHzのようなことができ、74AUCは600MHzのようなことができます。私が思っているのは、これらの制限を設定するものです。なぜ74HCは16-20MHzを超えることができないのに、74AUCはできないのですか？後者の場合、CPU ICがどれだけぎっしり詰まっているのかと比較して、物理的な距離と導体（たとえば、静電容量とインダクタンス）に関係があるのでしょうか？

29 digital-logic  cpu 

集積回路のトランジスタビットは、（プラスチックまたはセラミック）パッケージのほぼ中央にあります。それらは時々熱くなりますが、ヒートシンクを片側に貼り付けることで冷却します。時々私たちはファンでそれらに空気を吹きつけます。この熱の一部は上方に伝播しますが、一部はPCBに向かって下方に移動する必要があります。比率はわかりません。以下は、91Wの熱を放散するIntel Core i7-7700K CPUの裏面です。 多くの接続パッドがあります。明らかに、それらはかなりの割合の熱をソケット/ PCBに伝達する多くのマイクロヒートシンクとして機能します。実際、多くの表面実装部品は、銅層を介して（ステッチで）熱を放散します。 冷却が重要な場合（CPUオーバークロックコミュニティに関して）、PCBの下から、たとえばファンでCPUも冷却されないのはなぜですか？ 編集： 以下のコメントは全体的に否定的ですが、2つの新しい項目があります。1つは、オーバークロックに長いスレッドがあり、バックプレートのファンを使用してCPU温度からかなりの程度の温度を取り除くことができることを示唆しています。そして2つ、私はそれを試してみました（確かにRaspberry Piのみで）。Broadcom CPUを隔離するために上面を布で覆い、60mmのファンでのみ下面を冷却しました。ファンにより、CPUの最大温度が82度から低下しました。49まで。悪くないので、このアイデアには足があると思います...

28 heat  cpu  thermal  heatsink  cooling 

私が求めている理由は、http：//alibaba.comで Core i7の価格が最低20ドル、最低数量1であることがわかるからです。この種のCPUを複製できると信じています。ここでの問題は何ですか、これらの安価なCPUでどのような問題が発生しますか？

28 cpu  pricing 

閉じた。この質問はより集中する必要があります。現在、回答を受け付けていません。 この質問を改善したいですか？この投稿を編集するだけで1つの問題に焦点を当てるように質問を更新します。 6か月前に閉鎖されました。 CPUメーカーがマルチコアチップを製造する理由がわかりません。複数のコアのスケーリングは恐ろしく、これは非常にアプリケーション固有であり、多くのコアで優れた動作をする特定のプログラムまたはコードを指摘できると確信していますが、ほとんどの場合、スケーリングは不要です。これは、シリコンダイスペースの無駄とエネルギーの無駄です。 たとえば、ゲームでは、4つ以上のコアを使用することはほとんどありません。AnsysやFluentなどの科学およびエンジニアリングシミュレーションは、実行するPCのコア数に応じて価格が設定されるため、より多くのコアがあるため、より多くの費用を支払う必要がありますが、16コアを超えるとより多くのコアのメリットが非常に少なくなりますが、これらの64コアがありますワークステーション...それはお金とエネルギーの無駄です。冬には1500 Wのヒーターを購入する方がはるかに安価です。 1つの大きなコアだけでCPUを作成しないのはなぜですか？ 8コアCPUと同等の1コアを作成した場合、1コアでIPCが800％増加するため、複数のコアに最適化されたプログラムだけでなく、すべてのプログラムで完全なパフォーマンスが得られると思います。IPCを増やすとどこでもパフォーマンスが向上し、信頼性が高くシンプルな方法でパフォーマンスを向上できます。複数のコアは、限られた数のプログラムでのみパフォーマンスを向上させ、スケーリングは恐ろしく信頼性が低くなります。

25 cpu 

閉じた。この質問はより集中する必要があります。現在、回答を受け付けていません。 この質問を改善したいですか？この投稿を編集するだけで1つの問題に焦点を当てるように質問を更新します。 7ヶ月前に閉店。 コンピュータープログラマーは、x86の命令は完全に不透明であるというマントラをしばしば唱えます：Intelは彼らが何かをしていると言っていますが、NSAがRNGをバックドアするように命じた場合、だれもがそれを確認できるという希望はありません。それについて何でもします。 さて、コンピュータープログラマーはこの問題について何もできないと思います。しかし、電気技師はどのように攻撃しますか？電気技術者が、回路が仕様に記載されている操作を実際に実行し、他の操作を実行していないことを確認するために使用できる技術はありますか？

24 cpu  reverse-engineering 

ここでマザーボードアーキテクチャを見つけました。 これは、マザーボードの典型的なレイアウトのようです。編集：まあ、どうやらそれはもはや典型的ではありません。 CPUが1つのバスにしか接続しないのはなぜですか？そのフロントサイドバスは大きなボトルネックのようです。2つまたは3つのバスをCPUに直接接続する方が良いと思いませんか？ RAM用に1つ、グラフィックカード用に1つ、ハードドライブ、USBポート、その他すべてへの何らかのブリッジ用に1つのバスを想像します。このように分割した理由は、ハードドライブのデータレートがメモリに比べて遅いためです。 この方法で行うことについて非常に難しいことはありますか？既存の図にはすでに7つ以上のバスがあるため、コストがどのようになるかわかりません。実際、より多くの直通バスを使用することで、バスの合計数を減らし、場合によっては橋の1つを減らすこともできます。 これで何か問題がありますか？どこかに大きな欠点はありますか？私が考えることができる唯一のことは、おそらくCPUとカーネルのより複雑さです。これは、このボトルネックバスアーキテクチャが、物事があまり洗練されておらず、標準化のために設計が同じままであった昔のやり方だと思うようにします。 編集：ウォッチドッグモニターについて言及するのを忘れました。私はいくつかの図でそれを見たことを知っています。おそらく、ボトルネックバスは、ウォッチドッグがすべてを監視しやすくするでしょう。それは何か関係があるのでしょうか？

24 cpu  computer-architecture  computers  bus  processor