タグ付けされた質問 「routing」

基板上のトラックの配置を含むプリント回路基板（PCB）のルーティングに関する質問。手動で実行することもできますが、多くのPCB CADプログラムは、プロセスを支援するオートルーターを備えています。

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2つのIC間で発振器を共有する
同じボードにマイクロコントローラーとFPGAを搭載しています。両方が同じクロック速度で実行する場合、1つの発振器を使用して両方にクロックを供給できますか？ここで気をつけなければならないことがあるようですが、トレースを短くしておけばすぐに問題とは思いません。誰かがこれを以前にやったことがありますか？これを行う際のいくつかの一般的な落とし穴は何でしょうか？
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グランドプレーンを一緒に接続する方法
グランドプレーンを一緒に接続する最良の方法は何ですか？ 基板全体で低インピーダンスのGNDを維持し、信号のリターンパスを提供するために、複数の場所でグランドプレーンが接続されていることを知っています。 しかし、すべてのデカップリングコンデンサのすぐ近くに配置されたビアに加えて、 ボード上の最大波長の20分の1の間隔のグリッドパターンで多数のビアが追加されたレイアウトを見てきました。 他のボードでは、ビアはトレースに沿って配置されます（「グランドプレーンを接続するビアの配置」など）。 ビアがランダムに散らばっているのを見てきました。 組み合わせもあります。ラインに沿ったビア+ GNDプレーンにランダムに散在。 顕著な違いはありますか？ 私が達成したいのは、優れたシグナルインテグリティ、低放射、および優れた電源デカップリングです。
11 pcb  layout  ground  routing  via 
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ICの下にVCC / GNDトレースのラッツネストがあるのは正常ですか？
mspaintと同等の12Vリニア電源を配線してから15年ぶりに行った、単純な基板を配線しようとしています。このボードは主にLPC2387で構成されています。LPC2387は、さまざまな+ 3.3VおよびGND接続を必要とするLQFP100 ICです。 この配線の配線をいじくり回してみると、GNDのみを配線しても、ICの裏側には小さなネズミの巣の配線があることに気が付きます。この戦略を使用して、ICに電力を供給するためだけに、その下に巨大なビアの山が必要になります。 これは正常ですか？私はこれについてすべて間違っていますか？
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合成されたROMコアを使用した単純なテストベンチのシミュレーション
私はFPGAの世界にまったく新しいので、4ビットの7セグメントデコーダーという非常に単純なプロジェクトから始めようと思いました。私が純粋にVHDLで書いた最初のバージョン（それは基本的に単一の組み合わせselectであり、クロックは必要ありません）は機能しているようですが、ザイリンクスISEの「IPコア」の要素を試してみたいと思います。 今のところ、「ISE Project Explorer」GUIを使用しており、ROMコアを使用して新しいプロジェクトを作成しました。生成されるVHDLコードは次のとおりです。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : IN STD_LOGIC; addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0); douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END SSROM; ARCHITECTURE SSROM_a OF SSROM IS -- synthesis translate_off COMPONENT wrapped_SSROM …
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オンザフライで信号をルーティングできるICはありますか？
EEPROM設定またはマイクロコントローラーによるオンザフライ制御を介して、N入力のそれぞれをN出力のいずれかにルーティングできる、N入力ピンとN出力ピンを備えたICはありますか？ つまり、たとえば、信号をSPIにするかI2Cにするかに関係なく、Input1の入力ラインをOutput6の出力ラインに接続し、Input2をOutput3に、Input3をOutput1に接続する場合などに使用できます。 、または標準のデジタル回線など）...そして、後で順序を変更します。 存在する場合、そのようなICは何と呼ばれますか？
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地盤が最上層で互いに分離されているのはなぜですか？
LM3409評価ボードに関するTI のアプリケーションノートを読んでいます。ボードレイアウト（図3）では、最下層は単一のGND注入です。 しかし、最上層には、LED-、C5、D1、C1のような銅結線もあり、最終的にはグラウンドに接続されます。 私が理解していないのは、それらがすべて同じネットであるために、なぜすべてが最上位層で互いに接続されていないのですか？
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2層ボードのデカップリングコンデンサーで信号のリターンパスを最適化
私はかなり複雑な2層基板を設計しています-私は本当に4層基板に行くべきですが、それはここでのポイントではありません。コンポーネントの配置と配線が完了し、グランドプレーンがボードの大部分を覆い、しっかりとステッチされていること（別名グリッドグリッド）を確認するなどの最終調整を行っています。 特定の領域では、グランドプレーン上に信号トレース（SPIなど）を配置し、次に電源トレース（14V）、次に別のグランドプレーンを配置しています。この電源トレースを邪魔にならないように移動する方法はないので、電源トレースとグランドプレーンの間に、信号トレースのすぐ下にいくつかのデカップリングコンデンサ（100nF）を配置することで、信号のリターン電流を流すことができると思いました。 これが私が考えていることのイメージです： これは、信号ループ領域を減らし、EMIを制御するための良いアイデアですか？
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FPGAの配線リソースが不足していますか？
Artix-7デバイスを除いて、ほぼすべての種類のザイリンクス7シリーズデバイスで動作するシリアルATAコントローラーデザインがあります。 純粋なデザイン（SATA 6.0Gb / s、150 MHzデザインクロック）は、Artix-7 200Tに実装できます。ILAコア（旧称ChipScope）を追加すると、タイミングが満たされません。 状況を緩和するために何をしましたか-各ILAコアに2つのパイプラインステージを追加しました-GTPトランシーバーとロジックの間に1つのパイプラインステージを追加しました-代替の実装戦略としてリタイミング、リマップ、ワイド配置を使用しました この画像は、通常の設計フローを示しています。ILAコアはSATAController（SATAC）および8ビットCPU（SoFPGA）から遠く離れていますが、コントローラーにはまだ障害のあるパスがあります（障害のあるパスを持つ唯一の領域です）。 Artix-7は一部のエリアでリソースをルーティングできないようです。そのような疑いを示すレポートを取得するにはどうすればよいですか？ また、リタイミング、リマップ、および幅広い配置戦略を試しました。結果はこれです： タイミングの失敗はほとんど同じです... PSこのデザインは、300を超えるBlockRAMのうち178のみを使用します。ザイリンクスISEを使用して他のデザインのほぼすべてのBlockRAMを使用しましたが、そのような動作に遭遇したことがありません。 編集： 以下は、スライスごとのすべての負のスラック値のヒートマップです（赤色）。
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このレイアウトをどのように改善できますか？（個別磁気およびPOEを備えたギガビットイーサネット）
回答： レイアウトに大きな問題はありません。イーサネットトランスは、使用しているPHY ICとペアにすると、挿入損失が0.2dB仕様から外れていることがわかります。 質問 ギガビットイーサネットのPCBルーティングに明らかな問題はありますか？ ギガビットイーサネットには多くの設計上の制約があります。PCB上のコンポーネントのレイアウトにより、すべての設計ルールに従うことが不可能になる場合があります。この設計は、ギガビット速度を実行し、POE電源を供給するために必要です。 また、FCC EMC / EMIおよびESDテストに合格する必要があります。 利用可能なほとんどすべてのアプリケーションノート（TI、Intel..etc）を読みました。私の知る限り、できる限り彼らをフォローしています。トレースはdiffペアとしてルーティングされ、クロストークを防ぐために可能な限り最適な間隔で配置されます。セグメントあたりのビア/スタブの最小使用数は2です。それらは可能な限り対称的であり、ポスト磁気は各ペアが1.25mm以内に、プレ磁気は2mm以内にマッチングされます。複数の電源プレーンが基準として交差しないように、トレースは最下層にルーティングされます。 しかし、この設計にはいくつかの課題があり、私が評価するにはあまりにも経験がありません。つまり、いつデザインルールに違反することを選択しますか。また、どの程度それを回避できますか。 具体的には RJ45とMagneticsは、そのまま配置する必要があります。RJ45からマグネティックスまでのトレースは、長さが2mm以内に一致し、すべて差動ペアとして配置されます。しかし、少し混乱しています-これはGBEのパフォーマンスに問題を引き起こしますか？ 制約のため、磁気回路の下に2つのセンタータップトレースが配置されています（POEの場合）-これはEMIの問題になりますか？（アプリケーションノートは、磁気の下の領域を避けることをお勧めします） ポストマグネティックスには注意が必要な2つの機能があります-水晶発振器と、信号にノイズを追加する可能性のある（カットアウト内の）トランスです。これはどのように回避できますか？ PHY側のVIA /スタブは許容できる方法で配置されていますか？ 私が見逃しているこのレイアウトの明らかな欠点はありますか？
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長さマッチングの差動ペア
イーサネット接続でPCBをルーティングしていますが、TXとRXの差動ペアをどのようにルーティングするのが最適かを判断するのに少し問題があります。100Ωの差動インピーダンスに必要なトラック形状を把握するためにインピーダンス計算を行い、それをボードハウスで確認しました。ただし、TX + / TX-とRX + / RX-のペアの長さの不一致が少しあります（約5mm）。したがって、ペアのトレースの長さの不一致を最小限に抑えるために、「波線技術」を採用しています。 私の質問は、波線形状を理解するための経験則または正確な計算があるかどうかです。意味を説明するために、添付ファイルを見てください。「緩い」波線を持つ1つのペア（画像では1.と表示されています）と「タイトな」波線を持つ2つのペア（画像では2つと表示されています）をルーティングしています。どちらが良いですか、それはまったく重要ですか？「タイトな波線」に関する私の懸念は、波線がほとんどのアプリノートで強く推奨されている90度の角度に近いため、反射による信号品質の低下です。一方、「ゆるい波線」はより多くのスペースを占めるため、差動インピーダンスを低下させていますか？ ありがとう、そして幸せな休日！-イゴール
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差動トレース間の中間-それはどれほど悪いですか？
一部のLVDS 2.5信号を含むボードで作業しています。ボードレイアウトについて私が読んだすべてのガイドは、差動トレースの間にビアを置かないように言っています。たとえば、このガイド 場合によっては、次のように差動ペアをルーティングする方がはるかに簡単です。 B5とB6を見ると、電源パッド（ビアがすぐ隣にある）を回って一緒に進みます。いくつかのグランドパッドでもそれを実行したいと思います。 それを行わない場合、5 milではなく3 milのトレースとスペース、または4層ではなく6層のボードが必要になります。痛い。 問題は、これが本当にどれほど悪いのかということです。LVDSラインに結合された10 mV、または100 mVを期待する必要がありますか？ BGAは1.0mmピッチで、トレースは7.7 mil間隔で5 mil間隔で100オームの差です（ただし、BGAをエスケープしている間はおそらく5/5）。最上層は信号で、その下0.23 mmで接地してから電源を供給します。BGAはArtix-7 XC7A15Tです。 更新 LVDS信号は600MHz DDRでクロックされます。 更新私は、各ラインの異なる方向のLVDSラインへの電源/グランドカップリングの電流スパイク、つまり、レシーバーが間違った（または不確定な）値を読み取るのに十分なほど、1つのラインを高く、他のラインを低くすることについて、より心配しています。 。インピーダンスの不連続性や反射についてはそれほどではありません。しかし、私は本当にわかりません...それは単なる直感です。
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降圧コンバータのルーティングに関する考慮事項
次の要件を備えた調整可能な出力バックコンバーターを構築したいと考えています。 出力1.25-15V 入力20-24V 最大電流5A（制限付き） 最大出力リップル100mV（好ましいがそれほど重要ではない） 50x50mmのPCBエリア LM5085 IC：データシートを使用すると、機能するデザインがあると思います。私が選択した設計は、データシートのpg1にある「一般的なアプリケーション」の回路図であり、センス抵抗が追加 されています。データシート全体の方程式に従うだけで、コンポーネントの値の選択にはかなり自信があります（注：CO UT1COUT1 C_{OUT1} そして CO UT2COUT2C_{OUT2} コンデンサパッケージの制約が異なる将来のプロジェクトのニーズに対応するため、値は表示されていません。 注：質問の範囲ではなかったため、コンポーネント値の計算は含めていませんが、値は回路図で確認できます。何らかの理由でそれらが必要な場合は、すべての作業内容を編集できます。 私の最初の質問は Ra djRadj R_{adj}、データシートのpg18-19の設計例に示されているように、電流制限コンパレータのオフセットとADJピンのシンク許容誤差により、実際の電流制限値がかなり大きな範囲になる場合があります。私が去った場合、何か問題はありますかRadj 1Radj1R_{adj1} 開回路として、〜6Aを引き出す出力負荷を取り付け、次にトリムポットの値を調整します Radj 2Radj2R_{adj2} 電流が5Aに制限されるまで？ 私の残りの質問は、ボードのレイアウトについてです。これは私の最初のより高い周波数とより大きな電流を備えたPCBなので、多くのことを学ぶことが期待されます。pg23のレイアウト例、このガイド、および高周波、高電流でのルーティング、およびインダクタの周りのルーティングに関して投稿された他の質問を使用して、私は次のように理解しています。 loop1を最小化する必要があります： D1− >L1− >CO U T− >D1D1−>L1−>Coあなたt−>D1D_1->L_1->C_{out}->D_1 loop2を最小化する必要があります： CI N− >Rs n s− >Q1− >L1− >CO U T− >CI NC私ん−>Rsんs−>Q1−>L1−>Coあなたt−>C私んC_{in}->R_{sns}->Q_1->L_1->C_{out}->C_{in} からの接続 Rs n sRsんsR_{sns} …
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