差動トレース間の中間-それはどれほど悪いですか？

一部のLVDS 2.5信号を含むボードで作業しています。ボードレイアウトについて私が読んだすべてのガイドは、差動トレースの間にビアを置かないように言っています。たとえば、このガイド

場合によっては、次のように差動ペアをルーティングする方がはるかに簡単です。

B5とB6を見ると、電源パッド（ビアがすぐ隣にある）を回って一緒に進みます。いくつかのグランドパッドでもそれを実行したいと思います。

それを行わない場合、5 milではなく3 milのトレースとスペース、または4層ではなく6層のボードが必要になります。痛い。

問題は、これが本当にどれほど悪いのかということです。LVDSラインに結合された10 mV、または100 mVを期待する必要がありますか？

BGAは1.0mmピッチで、トレースは7.7 mil間隔で5 mil間隔で100オームの差です（ただし、BGAをエスケープしている間はおそらく5/5）。最上層は信号で、その下0.23 mmで接地してから電源を供給します。BGAはArtix-7 XC7A15Tです。

更新 LVDS信号は600MHz DDRでクロックされます。

更新私は、各ラインの異なる方向のLVDSラインへの電源/グランドカップリングの電流スパイク、つまり、レシーバーが間違った（または不確定な）値を読み取るのに十分なほど、1つのラインを高く、他のラインを低くすることについて、より心配しています。 。インピーダンスの不連続性や反射についてはそれほどではありません。しかし、私は本当にわかりません...それは単なる直感です。

簡単に言えば、差動信号の始点または終点付近の間隔の変化はそれほど悪くないと私は主張します。また、6層はそれほど多くはないと主張します。ただし、高速では、すべてのノイズ源を時計から遠ざけてください。

より長い答えのために、与えられた理由を見てみましょう。あなたが引用したToradexソースは、インピーダンスの不連続性とEMCコンプライアンスに言及しています。

インピーダンスの不連続性は、トレース間にビアがある場合、トレースは最初に相互に容量結合を持ち、次にその結合が削除されてビアに置き換えられ、その後再び結合するという事実に起因します。インピーダンスの変化は反射を引き起こします（インピーダンス不整合を参照）。反射の比率は次のとおりです：

$$\Gamma=\frac{Z_1-Z_2}{Z_1+Z_2}$$ ここで、Zはインピーダンスの変化です。実際のインピーダンスは周波数によって異なります。したがって、信号がドライバーに反射して戻り、過電圧または電圧不足の状態を強制することでドライバーに損傷を与える可能性があります（特に、FPGAのLVDSでは、あまり使用されていなかったため、比較的頑丈ではありませんが、信頼性が重要です）。そして、ドライバーでのインピーダンスの変化から再び反射し、レシーバーに当たります。最悪の場合、それはエッジを破壊的に妨害し、それを非単調にします。

この最悪のシナリオでは何が必要ですか？経験則では、反射距離が基本波長の6分の1を超えると問題が発生します。したがって、エッジレート（スイッチング周波数ではなく、エッジの立ち上がり時間）が1 nsの場合、電気は銅で1ナノ秒あたり約6インチ移動することがわかっているため、反射距離が1インチを超えると、薄い氷の上にいます、インピーダンスがどれだけ変化しているかを確認する必要があります。同様に、ビアが信号の受信側の近くにある場合、レシーバーに到達する際に固有のインピーダンスミスマッチでインピーダンスミスマッチが失われると私は主張します。

Toradexが指摘する2番目の問題はEMCコンプライアンスです。これは少しあいまいな用語です。彼らは、結合またはトレース長の不一致を心配することができます。結合は必ずしも問題ではないと思います。これらは差動ラインであるため、実際に電圧マージンを押し上げていない限り、ネット結合はキャンセルされます。トレースに障害物がある場合、トレース長の不一致はより一般的ですが、これは必要な結果ではありません。

カップリングにもう少し進むには、理想的なケースでは、同じ信号を差動ペアにカップリングする場合、両方にカップリングすることをお勧めします。これを行うと、両方とも数mVバンプされ、差動信号（Vp-Vn）は影響を受けません。各信号の絶対電圧が仕様の範囲内である限り、問題はありません。非常に高速では、信号が1つのラインに結合してから、もう一方のラインに結合するという問題が発生する可能性があります。これは問題になりますが、ノイズが差動の性質によって減少するか、1つではなく2つの問題が発生するため、ここでも両方のラインにノイズを結合する方が1つに結合するよりも優れていると主張します。

エッジレートが1 ns未満の非常に高速なものを処理している場合は、私に答えを説明する必要があり、おそらく4層を超えるボードを使用する必要があります。80 MSPS ADCを駆動しようとしているだけなら、このアドバイスはしっかりしているはずです。クロックのようなエッジセンシティブラインは、正しく処理するための最も重要な信号であることを覚えておいてください。

最後のヒント：状況が厳しくなったら、BGAパッドに配置されている可能性のあるマイクロビアを調べます。

本当に知る必要がある場合は、シミュレーションを調べる必要があります。

また、質問を編集して、信号の信号速度またはエッジレートを含める必要があります。

しかし、あなたはそれを回避する良いチャンスがあると思います。差分ペアは、主に隣接するプレーンに結合します。それらは互いにエッジワイズではあまり結合しません。したがって、間隔の偏差は差動インピーダンスに最小限の影響しか与えません。差動ペアの重要なことは、長さを一致させることです。

BGAからの脱出を助けるために、1〜2か所のスペース規則に違反したボードを数回実行しました。これにより、ボードの大幅なコスト増は発生しませんでした。これは大量生産でした。

したがって、おそらく5/5ルールを使用してボードのほとんどを配線でき、BGAから脱出するエリアでのみ3ミルの間隔を使用できます。これは、ボードベンダーにとって問題ではない場合があります。あなたはそれを調査することができます。

その不連続の領域が<<波長であれば、問題ありません。

エッジが1ナノ秒のTrise、Tfallであり、不良Z_diffの領域が50ピコ秒（エッジ時間の5％未満）である場合、問題はありません。

そして、エッジが動揺しても、重要なのはDATA EYEです。5ナノ秒のデータアイで100pSの動揺は問題ありません。反射は、レシーバークロックがレシーバーのFlipFlopをストローブして決定を行う前に、長く消えてしまいます。

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そして、反射がデータアイを増やすような方法で発生するなら、もっと良いでしょう。

ESD構造に保存されている信号エネルギーとパッケージのリードフレームインダクタンスに注意してください。これはISI-シンボル間干渉---であり、データアイを改善または低下させる可能性があります。