2層ボードのデカップリングコンデンサーで信号のリターンパスを最適化


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私はかなり複雑な2層基板を設計しています-私は本当に4層基板に行くべきですが、それはここでのポイントではありません。コンポーネントの配置と配線が完了し、グランドプレーンがボードの大部分を覆い、しっかりとステッチされていること(別名グリッドグリッド)を確認するなどの最終調整を行っています。

特定の領域では、グランドプレーン上に信号トレース(SPIなど)を配置し、次に電源トレース(14V)、次に別のグランドプレーンを配置しています。この電源トレースを邪魔にならないように移動する方法はないので、電源トレースとグランドプレーンの間に、信号トレースのすぐ下にいくつかのデカップリングコンデンサ(100nF)を配置することで、信号のリターン電流を流すことができると思いました。

これが私が考えていることのイメージです:

デカップリングコンデンサ上の信号

これは、信号ループ領域を減らし、EMIを制御するための良いアイデアですか?


私はこの複雑さのすべてのポイントを理解していませんし、コンデンサーを追加すると回路のノイズが増えると確信しています。受電デバイスの隣にデカップリングコンデンサを配置する限り、電力トレースを通過するデジタル信号は重要ではありません。デジタル信号は比較的高速なエッジであり、電源トレースにあまり影響を与えません。ほとんどのICには、電源ピンに一般的なノイズ除去機能も備わっているため、それほど大きな問題ではありません。また、SPIトレースは電源トレースに対して垂直であるため、クロストークは最小限になります。
lucas92 2016

シグナルインテグリティやトレース間の結合についてはそれほど心配していません。これは私の質問のポイントではありません。信号のリターンパスはかなり長く、信号トレースのすぐ下ではありません。これが通常推奨される方法です。USB信号の場合に適用しようとしている手法と、コンデンサを使用してリターン電流を他の層の信号トレースにできるだけ近づけるように推奨するアプリケーションノートについて読んだことを覚えています。

ああ、あなたは地上帰路について心配しています。その質問を誤解した。私はそれについてはわかりません、あなたはおそらく電源トレースにノイズを追加することになるでしょう?
lucas92 2016

私もそう思います。関係する電流は本当に小さく、それに接続されているすべてのIC(バイパスキャップ)の近くで電源トレースがフィルター処理されるため、問題になるかどうかはわかりません。

しかし、このようにすると、DCリファレンスがローカルのGNDアースに何が設定されますか?DC参照用に別のトレースが必要ですか?
Lucas92

回答:


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あなたの理解は正しいです。任意の信号からのリターン電流は、隣接するグランドまたは電源プレーンを使用して、信号自体と同じパスをたどります。グランドプレーンが壊れた場合でも、信号のソースに戻るパスが見つかりますが、最適ではないパスが長くなるため、エミッションが高くなり、耐性が低下する可能性があります。これがデザインの問題であるかどうかは、信号のクロック速度などの多くの要因、さらに重要なことに信号のエッジの速度に依存します。

それが問題であると思われる場合(そしておそらくあなたがそうしている場合)、最善の解決策は、4層以上のボードを使用して、切れ目のない接地面を用意することです。2層ボードを使用すると、0805または1206のゼロオームリンクを追加して、2つの接地面が壊れているポイントで一緒にステッチして、現在のリターンパスを提供できます。


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私はそうだと思いました。プロトタイプの次のイテレーションでは4層のボードを使用する可能性がありますが、現時点ではそれは実際にはオプションではありません(EMIコンプライアンスはまだ問題ではありません)。電源トレースによって作成されたスロットは、幅が広すぎてゼロオームでブリッジすることができないため、私のコンデンサソリューションです。また、100 MHz未満の周波数(またはエッジスピード)ではコンデンサスティッチングは最適ではないが実行可能であることを示唆するこの論文も見つけました。

上記のリンクされた紙は2つの基準面を直接接続するのに対し、信号の戻り電流を中間トレースに「ルーティング」する必要があることを忘れていました。

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私はあなたのコンデンサーのソリューションが問題を引き起こすとは思いません、それはプレーンを0Rで直接ステッチするほど良いとは思いません。
スティーブG
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