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これは、NPN BJT（バイポーラジャンクショントランジスタ）について私が知っていることです。 ベースエミッタ電流はコレクタエミッタでHFE倍に増幅されるため、 Ice = Ibe * HFE Vbeはベースエミッタ間の電圧であり、他のダイオードと同様に、通常は約0.65 Vです。Vecしかし、私は覚えていません。 Vbeが最小しきい値よりも低い場合、トランジスタは開いており、どの接点にも電流は流れません。（大丈夫、たぶん数μAのリーク電流ですが、それは関係ありません） しかし、まだいくつか質問があります。 トランジスタが飽和しているときの動作は？ Vbeしきい値より低い以外の条件の下で、トランジスタをオープン状態にすることは可能ですか？ さらに、この質問で私が犯した間違いを（回答で）遠慮なく指摘してください。 関連する質問： トランジスタがどのように機能するかは気にしませんが、どのように動作させることができますか？

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この図では Qの開始状態はどうなりますか？SとRの最初のNORは以前の結果に依存しているため、最初の反復に何かがあるはずです。 注：私は1年目のデジタルロジッククラスにいるので、問題は理論的な使用（テーブル作成、それに適用されるさまざまな宿題の問題など）のためであり、実際の実装ではありません。「Rが__でSが__の場合、Qとは何ですか？」そのような単純なもの。

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ORゲートを構築するときにトランジスタを使用する必要があるのはなぜですか？2つの入力を結合して出力を読み取るだけで、トランジスタなしで同じ結果を達成することはできませんか？

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できるだけシンプルなコンピューターを構築したいと思います。私は速度やストレージを気にしません。確かに、低速で低ストレージであることは、トランジスタ（理想的にはリレー！）で構築したいので大きな利点です。また、各状態にLEDが必要です。各クロックサイクルの実行を確認できるように、カメラをホストするRaspberry Piを介してプログラムされます（はい、GHzではなくHzで実行されます）。学校が設計を理解し、改善し、部品を購入できるようにすることを目的としたオープンな設計になります。そのため、総予算は400ポンド以下、できれば100ポンド程度でなければなりません。 私はこれを長年にわたって研究してきましたが、CPU（最小レジスタ、DIPスイッチのマイクロコード、トランジスタカウントを減らすためのビットシリアルロジック/算術演算）について良いアイデアを持っています。私が理解できないのは、メモリを取得する方法です。1024〜8096ビットが欲しいです。 私が思いつくのは、コンデンサの64 x 64グリッドへのアクセスを提供する2つの6ビットone-of-nデコーダーです。彼らは彼らの中に料金を持っているか、持っていないかのどちらかであり、読書はその状態を強化するでしょう。この「DRAM」のリフレッシュは数分または数分であるため、コンデンサにはLEDがありません（これは状態を表示しない唯一の部分であるため残念です）。 他のアイデアには、何らかの形式のテープドライブ（コンパクトカセットメカニズム：優れたストレージ、複雑すぎ、シークなし）、ドラムメモリ（豆缶の周りのテープ：メカニックが動作するのが難しすぎる）、メカニカルメモリ（バイクホイールとボールベアリング：ビットエラーが多すぎる）、コアメモリ（大きなハードフェライトコア：必要な規模に達するには依然として非常に注意が必要）、テープ/カード（テープリーダーを購入できますか）、2進数の穴の開いたディスク、および磁気ディスクストレージ用のメモリ（構築するには複雑すぎます）。 最終的には、CPUとメモリのすべての部分が「見える」学年に構築できる設計を公開することで、命令フェッチ、マイクロコードへのデコード、およびデコード/レジスタアクセス/ロジックのアドレス指定を確認できます。数分で起こります。 本当に安価なメモリ（<<£100）のアイデアがあり、それが正確にどのように機能するかが明確な場合は、教えてください。 トニー PSの現在のプレイ状態はhttp://www.blinkingcomputer.org/にあります

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初心者の警告：私は電気技師でもなければ、電気工学を学んだこともないので、ご容赦ください。 デジタル信号とアナログ信号の区別について読むたびに、通常、このような（またはこれに類似した）グラフィックが添付されます。 下の図を少し考えてみてください（デジタル信号）。私の知る限り、電流は連続的です。そのため、そのような場合、どのような媒体でもそのように流れる方法はありません。つまり、「方形波」はありません。 それで、それは正確に何を描写していますか？ 電圧が何らかの障壁を通過したり、その下に落ちたりした場合、それは単なる解釈ですか？つまり、電圧が任意に選択されたしきい値を超えると、「高」と見なされますが、それ以外の場合は「低」と見なされますか？ これが常に可能であるとは限りませんが、素人が理解できる方法で答えてみてください。

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多くの場所で、業界ではNANDゲートがNORゲートよりも好ましいと読んでいます。オンラインで与えられた理由は言う： NANDは、NOR PMOS（サイズ2および並列）により、NOR PMOS（サイズ4の直列）と比較して、Norよりも遅延が小さくなっています。 私の理解によると、遅延は同じだろう。これは私がそれがどのように働くと思うかです： 絶対遅延（Dabs）= t（gh + p） g =論理的努力 h =電気的努力 p =寄生遅延 t =技術定数である遅延単位 NANDおよびNORゲートの場合（gh + p）は（Cout / 3 + 2）になります。また、tは両方とも同じです。それから遅延は同じ権利であるべきですか？

13 digital-logic  delay 

周波数が2〜3 GHzの方形波入力が与えられたときに確実に機能するXORゲートが必要になるという異常な状況に遭遇しました。デスクトップCPUには、これらの速度で機能するロジックゲートがあることは知っていますが、これを実現するICはわかりません。トランジスタからゲートを構築しようとする必要がありますか？ また、これらの速度で、グランドプレーン、留め継ぎベンド、およびマイクロストリップの使用について心配する必要がありますか？

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いくつかのロジックICを購入する必要があります。どの家族を取得する必要がありますか？HC？HCT？予測不可能な将来のプロジェクトとの最大の互換性のために、どの種類がパーツボックスに横たわるのが最適ですか？広い供給範囲、極端な周波数要件などはありません。シュミット入力？オープン出力？

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下の写真のように、このLEDの駆動回路を見つけましたが、その設計目的が何なのかわかりません。 V DD入力には、9 Vと6.5 Vの2種類があります。この駆動回路は、これら2つの入力電圧（9 Vと6.5 V）に関係なく、同じ輝度を維持することを確認していると思います。 だから、私の質問は、1）です。その設計目的は何ですか？2）。その理論は何ですか？

12 led  digital-logic  bjt 

知らない人のために、レースハザード定理（RHT）は次のように述べています。 A x B + A 'x C = A x B + A' x C + B x C RHTの他の部分、時間遅延などについては理解していますが、上記の論理ステートメントが正しいはずなのかわかりません。誰かがこれを理解するのを手伝ってくれますか？

12 digital-logic  logic-gates  timing  race-condition 

2つの別個のNANDゲートでこれを実行できることは知っていますが、より多くのスペースを消費します。この結果を生成する単一の標準論理ゲート（たとえば、74V1Gxxx-SOT-23パッケージが推奨されます）はありますか？ または、最大で2つのトランジスタを使用してこの結果を得ることができますか？

12 digital-logic 

Q：マイクロコントローラーの異なるポートの個々のピンをレジスタにマッピングし、レジスタ値を変更するときにそれらの値を変更できますか？ シナリオ：マイクロコントローラーの各ポート（8ビット）からいくつかのピンを使い果たしました。次に、8ビットバスを必要とするデバイス（D0〜D7 IN SEQUENCEを想定）をインターフェイスさせます。つまり、1対1で接続できるように、コントローラーから8ピンが必要です。 portx0 -> D0 // x is the name of port followed by bit location on that port portx1 -> D1 ... portx7 -> D7 しかし、このデバイスと接続できる8ピンのポート全体ではなく、portxのピン、portyのピン、portzのピンがあります。新しい接続シナリオは次のとおりです（それぞれマイクロコントローラーからデバイスへの接続）。 portx0 -> D0 portx1 -> D1 portx2 -> D2 porty4 -> D3 porty5 -> D4 porty6 -> D5 porty7 -> D6 …

12 microcontroller  pic  digital-logic  embedded  8051 

学校で、論理回路を論理ゲートNANDまたはNORゲートだけで構築できることを覚えています。 まず第一に、これが実際にどのように行われているのか疑問に思います。つまり、IntelがCPUを作成するとき、NAND/ NORgates を使用してすべてのレジスタなどを構築しますか？ 第二に、この方法ですべてを構築すると、AND/ OR/ NOTゲートを使用して作成された回路と比較して伝播遅延が増加するのではないかと思っています。 私が使用しているときことを知っているPMOS/ NMOS、ビルドゲートに構成しANDたりORとは対照的に、2つの段階として出てくるNANDか、NORその両方のみ1である私はあなたが作ることができます知っているので、AND2カスケード接続からNANDSとOR2つのカスケード接続からNOR、それは、SメーカーがNANDsとNORsの両方を使用している限り、伝播遅延は増加しないようです。 特に製造されたICで実際に何が行われているのかについて、誰もがこれについての洞察を持っていますか？

12 manufacturing  delay  digital-logic  performance 

私は、80x30テキストモードで640x480 VGAディスプレイを駆動するために、ディスクリートコンポーネントを使用してデジタル回路で作業しています。 640x480ディスプレイの場合、ピクセルクロックは25.175MHzで、周期は約40nsです。これほど頻繁に新しいピクセルをディスプレイに提供できるはずなのかわかりません。 私の回路の基本的なアーキテクチャは次のとおりです。 水平ピクセルのバイナリカウンターは、25.175MHzで800までカウントアップします（640可視ピクセル+フロントポーチ、同期、バックポーチの場合は160）。800で、垂直ラインカウンターをインクリメント（および525ラインでリセット） 水平および垂直位置を使用して、現在の文字のX、Y座標を導き出します。 文字のx、y座標を使用して、ビデオメモリにインデックスを付けてASCII文字を取得します。 ASCII文字を使用して文字ROMのインデックスを作成し、文字のビットパターンを取得する パラレルシリアルシフトレジスタを使用して、8ピクセルの文字ラインをピクセルクロック周波数で個々のビットに変換します。 チェーンをたどると、カウンタ-> RAM-> ROM-> Parallel to Serial Shift Register 私が見つけることができる最速のコンポーネントを使用すると、伝搬遅延とアクセス時間は合計で約15ns + 20ns + 70ns + 15ns = 120nsになり、25MHzの40ns周期よりもはるかに大きくなります。 さらに高い解像度とリフレッシュレートでは、100ns（10ns周期）をはるかに超えるピクセルクロックを使用できます。 システム内の他のすべての信号を考慮しなくても、RAM / ROMのアクセス時間が既に十分に長い場合に、10nsごとに新しいピクセルをディスプレイに提供する方法はありますか？

12 digital-logic  signal  frequency  vga  propagation 

参照してください。このデータシート MM74HC138ための内部論理図：2ページを。 この図は、入力または出力にバブルがある論理インバーターを示しています。それらの間に実際の違いはありますか？

12 digital-logic  inverter