タグ付けされた質問 「digital-logic」

コンビナトリアルパーツにはNANDゲート、シーケンシャルロジックにはDフリップフロップのみを使用してステートマシンを設計する必要があります。すべては1ghz / 53のクロックで実行する必要があります。 さて、「私たちはあなたのために宿題をやらない」と私に暴行する前に、私は仕事の日々を投資した後、私はすべてを廃棄し、より厳格にすべてを再び始めたと言ってみましょう。私は自分でこれをやりたいのですが、プロジェクトの最も単純な部分でランダムな未定義の信号を絶えず受け取り、イライラさせられます。 さて、まず最初に、ステートマシンとそれに対して行った真理値表を次の図に示します。 次はkmapsです。 DフリップフロップD = Q +の場合、組み合わせロジックの配線（単純化したブロックに構築した後）はそれほど難しくないはずです。 しかし、私の最初の問題はQ3 +のテストベンチで発生します。情報を簡素化するために、Q3 +で作成した高速なダイアグラムをここに配置します。 ポストの後半では、VHDLで実際に入力をin1Q3plusからin11Q3plus（11入力）と名付けました。これは最終ブロックではないためです（最終組み合わせロジックブロックは4つのQ3 +、Q2 +、Q1 +、Q0 +信号に）。 そのため、NANDゲートを使用してすべてを作成する必要がありました。つまり、構造的なアプローチをとる必要がありました。すべてのゲートは基本的にNANDゲートに基づいており、複雑になります（ただし、NANDゲートから構造的に記述されるのはAND、OR、NOTゲートのみです）。次に、3つの入力を持つORゲート、3つの入力を持つANDゲート、5つの入力を持つORゲート（論理図の例のように）があり、それぞれ前の2つの入力AND＆ORゲートに基づいています。 Q3plus 1（上記の図）が機能するまでのすべてのテストベンチ。テストの手順は、各入力に対して信号を作成することです。これにより、シミュレーションウィンドウで信号を簡単に見ることができます。たとえば、3入力ANDゲートには次の信号があります。 process begin a1 <= '0' ; wait for 4ns; a1 <= '1' ; wait for 4ns; end process; process begin b1 <= '0' ; wait for 8ns; b1 <= …

11 digital-logic  vhdl  modelsim 

単一のインバーターを使用して回路を実現できる場合に、カスケード接続されたインバーターがマルチプレクサーで使用される理由。

11 digital-logic  integrated-circuit  multiplexer  inverter 

ウィキペディアの記事「スリーステートロジック」を読みましたが、十分に明確ではありません。スリーステート回路とは何ですか？ いつ、どこで使用しますか？CMOSはスリーステート回路と何をするのですか？

11 digital-logic 

FPGAから7つのDACを駆動するための回路とPCBを設計しています。（DACはAD9762です） FPGAの（PLL出力ピンからの）単一のクロック出力で7つすべてのDACのクロック入力を駆動することは可能ですか？それとも災害のレシピですか？ それは最大でシングルエンドのクロックになります。周波数。125 MHzの。 または、クロックバッファーを使用して、各DACクロック入力の前にクロックをバッファーする必要がありますか？ もしそうなら、これは良いクロックバッファですか？（NB3N551） 私が使えるより良いものはありますか？ 編集：申し訳ありませんが、私は言及すべきでした：すべてのDACは、短い（数インチ）リボンケーブルを介してFPGAボードに接続された5 "x5" PCB上にあります。 Edit2：質問を言い換えることができる場合：クロックバッファーのスペースとコストに余裕がある場合、潜在的なマイナス要素はありますか？それとも、これを行う安全な方法でしょうか？

11 pcb  fpga  digital-logic  analog  clock 

私は74HCにおけるICや74HCTファミリを使用している、と私はすべての入力ピンを使用していない場合は、私がすべきことを理解していない、彼らはフロートしますので、未接続のままにしておきます。しかし、それらを使って正確に何をすべきか、そしてさまざまなオプションの長所と短所は何ですか？ たとえば、4つのANDゲートがある74HCT08を使用していて、2つのゲートのみを使用している場合、他の2つのゲートの入力をどうすればよいですか？ 私はさまざまな場所でさまざまな推奨事項を見てきました... それらを直接Vccに接続します それらを直接GNDに接続します プルアップ抵抗を介してそれらをVccに接続します プルダウン抵抗を介してGNDに接続します これらの各オプションの長所と短所は何ですか？安定性と低消費電力に最適なオプションはどれですか？

11 digital-logic 

FMを介してデータを送信しているとします。0は2Hz、1は4Hzです。入力がない場合、送信機は2Hzを送信しています。受信したバイナリをマイクロコントローラーのUARTポートに供給した場合、マイクロコントローラーはデータなしと0をどのように区別しますか？ これは、たとえばASCII文字を送信する場合に関係します。次の文字列を想定します。 01000110 01101111 01101111 01100010 01100001 01110010 スペースを追加したので、これを次のように変換できます。 フーバー しかし、マシンでは、文字列は次のようになります。 010001100110111101101111011000100110000101110010 バイナリを受け取っているときにASCII文字がめちゃくちゃにならないように、これらの「スペース」をどのように作成しますか？

10 digital-logic  data  binary 

場合によっては、2桁の合計が10未満の場合、BCD加算はバイナリ加算に似ています。 ただし、合計が9より大きい場合、結果を修正する必要があります。この修正は+（0110）です。 なぜ6を追加するのですか？なぜ他の番号ではないのですか？ウェブを検索しましたが、わかりません。 過去に質問されたこの質問のリンクが必要な場合： http://answers.yahoo.com/question/index?qid=20070930062637AAzyBlv http://www.physicsforums.com/showthread.php?t=639798

10 digital-logic 

多くのmax関数（および他のmax関数への引数としてのmax関数）を含む設計に取り組んでいます。 ハードウェア設計を簡素化するために、ハードウェアにmaxがどのように実装されているのか疑問に思いましたか？ 数学的には、Max（a、b）は[（a + b）+ abs（b-a）] / 2として表すことができます。 これはどのようにハードウェアに実装されていますか？（すなわち、段階的に;追加、ビットシフト除算など） もしそうなら、差の絶対値はどのように計算されますか？

10 digital-logic 

私はfpgasを使い始めたばかりですが、理解できないタイミングの微妙な点があります。すべての同期プロセスが同じエッジでトリガーされる場合、入力は1つの立ち上がりエッジで「キャプチャ」され、出力は同じエッジで変化しますか？次の立ち上がりエッジ？ 2つのモジュールがあり、1つの出力が次の入力に流れ込む場合、私のモジュールへの入力（前のモジュールの出力）がキャプチャされると同時に変化する状況が発生する可能性があります。 205nsのマーカーは、私が話していることを示しています。opとdata_writeが私の入力です。このテストケースではすべてが「正常に機能」しているように見えますが、シミュレーションでは、いつ何がキャプチャされているのかが明確ではありません。data_write = "0001 ..."は205nsまたは（205ns + 1クロックサイクル）でキャプチャされていますか？ISimでセットアップおよびホールドタイムを示すより詳細な波形を取得する方法はありますか？ ありがとう。

10 digital-logic  fpga  timing 

私はRSフリップフロップに遭遇しました。それをシミュレーターに実装し、実際の論理ゲートを使用してみました。しかし、フリップフロップの不安定なケースまたは禁止されたケースS = 1、R = 1を正しく理解したかどうかはまだわかりません。正確にそれは何ですか？ ちなみに、フリップフロップを実装するために2入力NANDゲートを使用しました。NANDゲートフリップフロップとNORゲートフリップフロップの違いは何ですか？

10 digital-logic  flipflop 

私は「電気工学」の初心者で、少しArduinoプロジェクトに取り組んでいます。SPSTスイッチをボードのデジタル入力として使用したいのですが。 スイッチリードの1つを正に接続し、もう1つをデジタル入力に接続しています。これの問題は、スイッチをオフにすると、入力が接地されるかどうか確信が持てないことです。スイッチがオフのときに入力が確実に接地されるようにするにはどうすればよいですか？ デジタル入力をグラウンドに接続されている抵抗に接続して、スイッチがオフのときは接地されるのに機能するのでしょうか？

10 digital-logic  switches 

RTLコードとビヘイビアーVerilogコードの違いは何ですか？これら2つのレベルのデザイン間に明確な境界がありますか？

10 digital-logic  verilog  vhdl  hdl 

私は私のEEの学位を始めています。myDAQとキットを購入する必要があります。キットには多くのロジックICがリストされており、それらのほとんどは持っていますが、私が持っているものの一部は74LSシリーズではなく74Sです。 74S ICの余分な電力消費はmyDAQに問題を引き起こしますか？ または、弾丸を噛んで部品を購入する必要がありますか？ （デジキーに関しては、私は彼らの愚かなキットに彼らのマークアップを払っていません）。 パーツキットは、or、and、xorなどで構成されています...ゲートおよびhttps://www.studica.com/us/en/NI-Hardware-Only/und-student-ni- mydaq-bundle-ee202-electric-lab / 796087.html 編集 将来、誰かがこれに遭遇した場合に備えて、UND EE201Lコースは問題ではないことが判明しました。ファンアウトは最小限で、ほとんどのラボは指定された入力を使用して指定された出力を作成し、LEDを点滅/オン/オフにしました。高速要件はなく、私は高電流負荷を駆動していませんでした。それは論理ゲートとそれらを使用して回路を構築する方法の入門に過ぎなかったので、74LSパーツの代わりに74Sパーツを使用することは問題ではなかっただろうと思います。それは良い学習経験でしたが、myDAQは（まだ）高品質の関数発生器を所有していないので、ツールボックスに入れておくにはまともなツールです。念のため、myDAQではなくベンチトップ電源から電力を供給しました

10 digital-logic 

Q11が4060 ICで除外されている理由はありますか？最大パルス時間（最大のクロック分周器）を延長するために行われたと読みましたが、なぜQ11で行われたのですか？Q12ではなく、完全な8ビットカウンター（Q4〜Q11）があるのはなぜですか。

10 digital-logic  integrated-circuit  timer  cmos 

このような同様の質問がこのサイトで以前に行われたことを理解しています。しかし、私は答えについて混乱しています。私が理解していると思うことを説明した場合、誰かがどこが間違っているかを指摘してもらえますか？ なぜより多くの帯域幅はより多くのビットレート/秒 why-do-higher-frequencies-mean-higher-data-rates ... 私が知っていることから始めましょう： シャノンの法則は理論的な上限を与える Cnoisy=B∗log2(1+SN)Cnoisy=B∗log2(1+SN)C_{noisy}=B*log_{2}(1+\frac{S}{N}) S = Nの場合、C = B N→∞として、C→0 N→0、C→∞として ナイキストフォーミュラは、この制限を達成するために必要なおよそのレベルを示しています Cnoiseless=2∗B∗log2MCnoiseless=2∗B∗log2MC_{noiseless}=2*B*log_{2}M （十分な論理レベルを使用しない場合、シャノン制限に近づくことはできませんが、より多くのレベルを使用することにより、シャノン制限を超えることはありません） 私の問題は、なぜ帯域幅がビットレートに関係するのかを理解するのに苦労していることです。私にとっては、チャンネルに送信できる周波数の上限が重要な要素のようです。 これは非常に単純化された例です。まったくノイズがなく、2つのロジックレベル（0Vと5V）、変調なし、300 Hzの帯域幅（30 Hz-330 Hz）です。シャノン限界は∞、ナイキスト限界は600bpsです。また、チャネルが完全なフィルターであり、帯域幅の外側にあるものはすべて完全に消費されると仮定します。帯域幅を2倍にすると、ビットレートも2倍になります。 しかし、これはなぜですか？300 Hz（30 Hz-330 Hz）の帯域幅を持つ2レベルのデジタル伝送の場合、「0V」と「5V」のデジタル信号は（ほぼ）方形波になります。この方形波では、30 Hz未満および330 Hzを超える高調波が散逸するため、完全な方形波にはなりません。基本周波数が最低30 Hzの場合（「0V」と「5V」は1秒に30回スイッチングします）、適切な量の高調波と素敵な方形波が存在します。最大周波数が330 Hzの基本周波数がある場合、信号を正方形にする高次の高調波がないため、信号は純粋な正弦波になります。ただし、ノイズがないため、受信機はゼロとゼロを区別できます。最初のケースでは、ビットレートは "0V"として60 bpsになります。「5V」は1秒に30回スイッチングしています。2番目のケースでは、ビットレートは最大660bps（レシーバーのしきい値スイッチング電圧がちょうど2.5Vの場合）であり、しきい値電圧が異なる場合は少し低くなります。 ただし、これは期待される上限の600 bpsとは異なります。私の説明では、重要なのはチャネル周波数の上限であり、上限と下限の差（帯域幅）ではありません。誰かが私が誤解していることを説明できますか？ また、私のロジックを同じ例に適用したが、FSK変調（周波数シフトキーイング）を使用すると、同じ問題が発生します。 ゼロが30 Hzのキャリア周波数として表され、1が330 Hzのキャリア周波数として表され、変調信号が330 Hzの場合、最大ビットレートは660 bpsです。 もう一度、誰かが私の誤解を片付けてくれますか？ また、そもそもなぜ方形波を使用するのですか？なぜ正弦波を送信し、正弦波の最大値と最小値の間の真ん中にスイッチングしきい値電圧があるようにレシーバを設計できないのでしょうか。このようにして、信号が占める帯域幅ははるかに少なくなります。 読んでくれてありがとう！

9 digital-logic  signal  high-frequency  transmission-line  transmission