クロックバッファーICはいつ使用する必要がありますか？

FPGAから7つのDACを駆動するための回路とPCBを設計しています。（DACはAD9762です）

FPGAの（PLL出力ピンからの）単一のクロック出力で7つすべてのDACのクロック入力を駆動することは可能ですか？それとも災害のレシピですか？

それは最大でシングルエンドのクロックになります。周波数。125 MHzの。

または、クロックバッファーを使用して、各DACクロック入力の前にクロックをバッファーする必要がありますか？

もしそうなら、これは良いクロックバッファですか？（NB3N551）

私が使えるより良いものはありますか？

編集：申し訳ありませんが、私は言及すべきでした：すべてのDACは、短い（数インチ）リボンケーブルを介してFPGAボードに接続された5 "x5" PCB上にあります。

Edit2：質問を言い換えることができる場合：クロックバッファーのスペースとコストに余裕がある場合、潜在的なマイナス要素はありますか？それとも、これを行う安全な方法でしょうか？

このデザインでクロックファンアウトバッファーを使用しても問題はありません（追加の電力とコストを除く）。しかし、実際にそれが必要かどうかは疑問です。

DACはすべて互いに5インチ以内に配置されているため、リボンケーブルの端に単一の受信バッファーがあれば問題ありません。受信バッファーからのファンアウトは、アパロポハパの回答のように、各ファンアウトラインに対してソースシリーズの終端を持つスター、または遠端に分割終端を持つデイジーチェーンのいずれかです。スプリットターミネーションは、グラウンドへの抵抗とVccへの抵抗であり、R0からVCC / 2に相当するテブナンを提供します。R0は、トラックジオメトリに応じて、公称伝送ラインインピーダンスと一致します。50オームの特性インピーダンスを使用するのが一般的ですが、75または100オームのような高い値を使用すると、電力を節約できます。

DAC間の最大5インチでは、8 nsのサンプリング周期のうち、DAC間の更新時間の差は最大1 nsです。時間差は、チップ間のトラック長に依存するため、時間と温度に対して非常に再現性があります。

NBはクロック信号をバッファリングしますが、DAC入力で正しいサンプルとホールドタイムを維持するために、遅延を管理するためにデータ信号もバッファリングすることを覚えておいてください。

RΩ抵抗器（Rをトレースの特性インピーダンスで置き換える）を各クロックファンアウトに直列に配置し、fpgaのピンに「できるだけ近づけて」（および一部の内部直列抵抗を使用しないでください） fpgasオファー）。このようにして、すべてのノードからの反射はソースに戻ったときに消滅し、他の入力でダブルトリガーを引き起こしません。