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適切に設計されたSMPSには、トランスの1次側と2次側のグラウンドプレーンを接続するコンデンサがあります（C13コンデンサなど）。このコンデンサの目的は何ですか？ 私はそれがEMI抑制のためであることを自分に理解させましたが、どのようなEMIを抑制しますか、そしてどのように？私は開回路の唯一の足であり、したがって完全に不活性であるように見えますが、明らかに私はそれについて間違っています。

47 switch-mode-power-supply  emc 

私は最近、私のPCBで適切なEMCテストを行いました。テストに失敗し、300MHz〜1GHzの領域で放射しているようで、50MHzごとにピークがあり、25MHzでピークがほとんどありません。 近接場を見ると、周囲に25MHzの高調波が多く見られます。 ボードには25MHzの水晶が含まれており、これが信号のソースである必要がありますが、問題は、ボード上の何が放射しているかということです。アンテナは何でしょうか？私が考えることができる候補者は次のとおりです。 中心給電パッチアンテナとして機能するグランドプレーン。ボードは23mm x 47mmで、約1.6GHzで1/4波長になります！ 電源のインダクタ。このボードには、TPS84250およびEN5312 統合インダクタスイッチング電源IC が含まれています。おそらく25MHzの信号は、これらのICのインダクタに戻り、アンテナとして使用している可能性があります。 ケーブル。テスト中にケーブルにフェライトを追加しても違いは見られませんでしたが、それはPCB自体に何かがあると思うようになります。 他に何か？このような低周波数で放射するのに十分な大きさのものは他にはありません。 テスト対象機器は、積み重ねられた1組のPCBで構成されています。一番下には25MHzの水晶とそれを使用するチップが含まれています。上部には電源コンポーネントが含まれています。 ボーナスポイントについての質問：近距離場では25MHzの高調波が明らかに多く存在するのに、遠距離場では100MHzと50MHzの高調波しか検出できないのはどうしてですか？

40 pcb  emc  radiation  far-field 

私のMAX44251デュアルオペアンプには、出力に非常に小さな不要な131KHzの周期的なアーチファクトがあります。 私の想定はEMIでしたが、回路の他の部分でこの131KHzの信号を見ることはできません。また、複数のプローブを使用して、他のすべての電子機器をオフにし、フォイルシールドで囲まれた複数の建物でこれをテストしました。 何を削除しようとしますか？少なくとも、ノイズが1mV未満の電圧フォロワーを実現したいと思います。 私が最初に問題に気づいたとき、チップはもともとより複雑な回路で使用されていました。しかし、この問題を切り分けるために、新しいコンポーネントを使用してまったく新しいテストPCBを作成しました。テスト中にチップをさまざまな方法で再構成するために、余分なパッドを残しました。 現在、非常に簡単に構成されています。 この回路のシミュレーション – CircuitLabを使用して作成された回路図 バイパスキャップは、下部のグランドプレーン層にあります。ビアは手はんだ付けされています。 Agilent 10Xパッシブプローブ（見づらい）と、次のようなプローブの両方で効果を観察しました。2mv/ divまでズームできます。もともと、出力はコンパレータに供給され、コンパレータ出力は入力信号の振幅が目的の2mVより大きいことを示していたために観察されました。 波形は周期的ですが、ちょっと変です。さまざまな角度からの写真をいくつか紹介します。 200 ns停止 50 nsフリーランニング 20 nsフリーランニング 10 ns停止

36 operational-amplifier  noise  emc 

以下に2つのルーティングを示します。 どちらが良いですか？一方では、グランドリングが1ターンコイルであるため、1つ目が悪いため、誘導電流が発生します。一方、電流が大きい場合、グランドプレーンの反対側のポイントの電位が異なるため、2番目は悪いです。よくわかりません。

31 emc  routing 

私は背の高いコンポーネントの切り抜きについて話していません。彼らはしばしばメーカーのラベルで覆われているので、彼らは換気のためではないと思います。

26 rf  noise  design  emc  precision 

デジタル回線に抵抗を置くことでデジタル回線を「スローダウン」することが推奨されることを聞いたことがあります。たとえば、あるチップの出力と別のチップの入力の間に100オームの抵抗があります。シグナリングレートはかなり遅く、たとえば1〜10 MHzです）。ここで説明する利点には、EMIの低減、ライン間のクロストークの低減、グランドバウンスまたは電源電圧ディップの低減が含まれます。 これについて困惑しているのは、抵抗がある場合、入力の切り替えに使用される電力の総量がかなり高くなるように見えることです。駆動されるチップの入力は3〜5 pFのコンデンサ（多かれ少なかれ）に相当し、抵抗を介して充電すると、入力容量に保存されたエネルギー（5 pF *（3 V）2）の両方がかかります。そして、スイッチング時の抵抗で消費されるエネルギーは、（のは、10ナノ秒（3 V）*としましょう2 /100Ωのを）。エンベロープの裏側の計算では、抵抗器で消費されるエネルギーは、入力容量に保存されているエネルギーよりも大きいことが示されています。信号をより強く駆動する必要があるため、ノイズはどのように減少しますか？

26 digital-logic  noise  emc 

私は現在、長さ約5cmのワイヤを介して2MHz SPIを使用して7つのADCと通信するMCUを含むプラスチック製の筐体で構成されるシステムを作成しています。 問題は、EMIが心配だということです。私が読んだすべてのことは、接地された金属シャーシのPCBに安全でないあらゆる種類のデジタル信号は、EMIテストに合格するには放射しすぎることを示唆しています。これにはI2Cも含まれると思います。 これはEMIテストに失敗する可能性がありますか？これについて何ができますか？ 「異なるバス/ ADCを使用する」などのあらゆる種類の答えを探していますが、「すべてのADCを同じPCBに配置する」または「すべてを金属の箱に入れる」などの機械的な変更を含む回答は含みません。 。特に、差動バスを含むSPIに代わる低EMIに興味があります。 ここに、アプリケーションに関するいくつかの関連情報があります。さらに詳しく知る必要がある場合はお知らせください。 6本のワイヤが各ADCボードに接続されます（電源、GND、CS、CLK、MOSI、MISO）。 ADCは現在MCP3208（Microchip 8チャンネル、12ビット）です 私は必死にスペースが限られたアプリケーションで作業しているので、ワイヤにシールドを追加することは実際にはオプションではありません。 何らかの種類の差動バス（1ペアまたは2ペアのみ）を使用すると便利ですが、差動通信を備えたADCはマルチMSPS LVDSタイプのみと思われます。 CANはおそらく遅すぎるでしょうし、そのようなスペースに制約のあるアプリケーションにとってはかさばるものでもあります。 サンプルレート：すべてのチャンネルを1kHzでサンプリングする必要があります。 追加： スペースの制約を理解するために： ここで、ADC PCBの1つを見ることができます。これは実際にはMCP3208ではなくMCP3202を持っていますが、互換性があります（ish）。TSSOP 8パッケージに含まれています。PCBは11mm x 13mmです。黒いケーブルは直径2mmです。ご覧のとおり、コネクタ用のスペースさえありません。配線はPCBに直接ハンダ付けされてからポッティングされます。コネクタの不足は、PCBスペースの制約ではなく、周囲のスペースの制約によるものです。

24 spi  wire  emc 

非同期シリアル通信は今日でも電子機器に広く普及しているため、私たちの多くはそのような質問に時々出くわしたと思います。電子デバイスDと、PCシリアル回線（RS-232または同様のもの）で接続され、継続的に情報を交換する必要があるコンピューターを検討してください。すなわち、PCそれぞれコマンドフレームを送信しており、それぞれステータスレポート/テレメトリーフレームで応答しています（レポートはリクエストへの応答として、または独立して送信できます-ここでは実際には関係ありません）。通信フレームには、任意のバイナリデータを含めることができます。通信フレームが固定長パケットであると仮定します。X msDY ms 問題： プロトコルは継続的であるため、受信側は同期を失ったり、進行中の送信フレームの途中で「結合」したりする可能性があるため、フレームの開始（SOF）がどこにあるかはわかりません。Aデータは、SOFに対する相対的な位置に基づいて異なる意味を持ち、受信したデータは破損する可能性があり、永久に破損する可能性があります。 必要なソリューション 短い回復時間でSOFを検出するための信頼性の高い区切り/同期スキーム（つまり、再同期に1フレーム以上かかることはありません）。 私が知っている（そして使用している）既存のテクニック： 1）ヘッダー/チェックサム -事前定義されたバイト値としてのSOF。フレームの最後のチェックサム。 長所：シンプル。 短所：信頼できません。不明な回復時間。 2）バイトスタッフィング： 長所：信頼性が高く高速な回復で、どのハードウェアでも使用可能 短所：固定サイズのフレームベースの通信には適していません 3）9番目のビットマーキング -各バイトに追加ビットを追加します。SOFでマークされたSOF 1とデータバイトには次のマークが付けられ0ます。 長所：信頼性が高く、高速な回復 短所：ハードウェアサポートが必要です。ほとんどのPCハードウェアおよびソフトウェアでは直接サポートされていません。 4）8番目のビットマーキング -上記の一種のエミュレーション。9番目ではなく8番目のビットを使用し、各データワードに7ビットのみを残します。 長所：信頼性の高い高速リカバリは、どのハードウェアでも使用できます。 短所：従来の8ビット表現と7ビット表現の間のエンコード/デコードスキームが必要です。やや無駄だ。 5）タイムアウトベース -定義されたアイドル時間の後に来る最初のバイトとしてSOFを想定します。 長所：データオーバーヘッドなし、シンプル。 短所：それほど信頼できません。Windows PCなどのタイミングの悪いシステムではうまく動作しません。潜在的なスループットのオーバーヘッド。 質問： 問題に対処するために存在する他の可能な技術/解決策は何ですか？上記のリストで簡単に回避できる短所を指摘できますか？システムプロトコルをどのように設計しますか（または設計しますか）？

24 serial  communication  protocol  brushless-dc-motor  hall-effect  hdd  scr  flipflop  state-machines  pic  c  uart  gps  arduino  gsm  microcontroller  can  resonance  memory  microprocessor  verilog  modelsim  transistors  relay  voltage-regulator  switch-mode-power-supply  resistance  bluetooth  emc  fcc  microcontroller  atmel  flash  microcontroller  pic  c  stm32  interrupts  freertos  oscilloscope  arduino  esp8266  pcb-assembly  microcontroller  uart  level  arduino  transistors  amplifier  audio  transistors  diodes  spice  ltspice  schmitt-trigger  voltage  digital-logic  microprocessor  clock-speed  overclocking  filter  passive-networks  arduino  mosfet  control  12v  switching  temperature  light  luminous-flux  photometry  circuit-analysis  integrated-circuit  memory  pwm  simulation  behavioral-source  usb  serial  rs232  converter  diy  energia  diodes  7segmentdisplay  keypad  pcb-design  schematics  fuses  fuse-holders  radio  transmitter  power-supply  voltage  multimeter  tools  control  servo  avr  adc  uc3  identification  wire  port  not-gate  dc-motor  microcontroller  c  spi  voltage-regulator  microcontroller  sensor  c  i2c  conversion  microcontroller  low-battery  arduino  resistors  voltage-divider  lipo  pic  microchip  gpio  remappable-pins  peripheral-pin-select  soldering  flux  cleaning  sampling  filter  noise  computers  interference  power-supply  switch-mode-power-supply  efficiency  lm78xx 

私はwifiモジュールとチップアンテナを備えた4層PCBで作業しています。アンテナはPCBの角に配置され、その下の銅が除去されています。同じモジュールですが、リファレンスデザインではあまり説明されていないため、どのように機能するのか疑問に思いました。いくつのビアが必要ですか？それらの配置、サイズ、およびそれらの間のスペース？ これはブレイクアウトボードです これが私の現在のデザインです 編集：これはモジュールのリファレンスデザインです 編集： 回答の参考文献に加えて、RF設計のフェンスを介して言及し、さまざまなレイアウトの評価を行っている論文、高密度RFロードボード設計セクション4.3を見つけました。接地ビアのシールド評価 また、2.4GHzのビア間の間隔を約100milと計算しました。

21 pcb  noise  antenna  emc 

クロックを備えた回路基板のトレースでは、高調波に十分な電力がある場合、トレースから電磁波が放出され、EMIが発生することを理解しています。私が理解していないのは、なぜこれが最初に起こるのですか？ EM放射を放出するために高周波電流が導体を通過する必要があるのはなぜですか。また、これは低周波電流では発生しないのはなぜですか？私が理解しているのは、この場合、基板トレースが本質的にアンテナとして動作し始めているということですが、理由はわかりません。

17 electromagnetism  emc  interference 

EMI / SIのレッスンを取り入れた場合、リターンループを可能な限り最小限に抑えることが重要です。その1つの簡単なステートメントから、多くのEMI / SIガイドラインを作成できます。 しかし、Hyperlynxやあら​​ゆる種類の完全なRFシミュレーションツールを見たことがない、または見たこともない...具体的に何に集中する必要があるか想像するのは少し難しい。私の知識も完全に本/インターネットに基づいています...正式ではなく、専門家とのあまりにも多くの議論に基づいているため、奇妙な概念やギャップがあります。 私が想像するように、私はリターン信号に2つの主要なコンポーネントがあります。1つ目は、低周波（DCっぽい）リターン信号で、一般に予想どおりに続きます...電力ネットワーク/プレーンを通る最小抵抗経路に沿っています。 2番目のコンポーネントは、グランドプレーン上の信号トレースを追おうとする高周波リターン信号です。レイヤーを4層ボード（信号、グランド、電源、信号）の最上層から最下層に切り替えると、HFリターン信号は、迂回してグランドプレーンからパワープレーンにジャンプしようとします。最も近い利用可能なパス（最も近いデカップリングキャップ、できれば... HFへの短いかもしれません）を介して。 これらの2つのコンポーネントをインダクタンスの観点から考えると、それはまったく同じことだと思います（HFではインダクタンスが低いことが意味するので、DC抵抗がほとんどすべてです）。しかし、それらを想像するのは簡単です対処する2つの異なるモードとして個別に。 これまでのところ大丈夫な場合、2つの隣接するプレーンを持つ内部信号層でどのように機能しますか？ 6層のボード（信号、接地、電源、信号、接地、信号）があります。すべての信号層には、完全に途切れていない隣接するグランドプレーンがあります（明らかにビア/ホールを除く）。中央の信号層には、隣接する電源プレーンもあります。電源プレーンはいくつかの領域に分割されます。私はそれを最小限に抑えようとしましたが、たとえば私の5Vスプリットは、ボードの外側の周りに大きな太い「C」の形を取ります。残りのほとんどは3.3Vで、ほとんどの大きなBGAの下には1.8Vの領域があり、その中央付近には非常に小さな1.2Vの領域があります。 （1）信号にグランドプレーンを通る良好なリターンパスがあることを確認することに焦点を合わせても、分割された電源プレーンは問題を引き起こしますか？（2）低周波数のリターンパスが「C」字型の5Vプレーンスプリットを大きく迂回すると、問題が発生しますか？（私は一般的にノーだと思うだろう...？） ほぼ等しいインダクタンスの2つの切れ目のないプレーンが両方にリターン電流を流す可能性があることを想像できます...しかし、私の予想では、電源プレーンに必要な大きな迂回はリターン信号自体をグランドプレーンに大きくバイアスします。 （3）また、中間層と最下層は同じグランドプレーンを共有しています。それはどれほど大きな問題ですか？同じグランドリターンを共有する互いに直接接続するトレースは、同じレイヤー上の単純な隣接トレースカップリングよりも互いに干渉し合うと直感的に推測します。それが起こらないことを確認するために、そこで一生懸命働く必要がありますか？ 「一般的にはそうですが、シミュレートせずにはわかりません」というコメントがあるかもしれないと思います...私が一般的に話していると仮定しましょう。 編集：ああ、私は何かを考えた。電源プレーンスプリットを横断すると、ストリップラインのトレースインピーダンスがねじ込まれますか？2つのプレーンがあることに一部基づいて、理想的なトレースインピーダンスがどのように低くなるかを見ることができます... 1つが破損した場合、それが問題になる可能性があります...？ 編集編集：さて、信号層間で平面を共有することに関する私の質問に部分的に答えました。表皮効果の深さは、おそらく、信号を飛行機のそれぞれの側に制限します。（1/2 Oz銅= 0.7ミル、50MHzでの表皮の深さは0.4ミル、200 MHzでの0.2ミルです。したがって、65MHzを超えるものはプレーンの側面に貼り付ける必要があります。そのコンポーネントはまだ問題になる可能性があります）

17 pcb  pcb-design  emc  signal-integrity 

多くの場合、基板全体の周囲、または多くの場合ステッチビアが付いたさまざまな部分で、銅が露出している多くのPCB（主に高速およびRFボード）を見てきました。 これらの目的を完全に理解したことはありません。私が聞いた説明では、ボードの処理に使用される「ESDリング」と呼ばれていましたが、個々の境界線、特に下の画像のように内側にある境界線が多い場合、それはあまり意味がありません。これらは、最上部のグランドプレーンだけが露出していますか？もしそうなら、それを公開する意味は何ですか？地上の土砂が露出されているかどうかにかかわらず、EMIの観点からどのような違いが生じるかわかりません。 また、この種の外周メッキリングでは、多くの場合、GNDに接続され、マウントハードウェアを介してエンクロージャーに接続するために使用されることも承知しています。 ありがとう！

16 pcb  pcb-design  emc  pcb-fabrication 

私が見たすべてのEMCフィルターには、ACラインとアース間にコンデンサがあり、次のように構成されています。 この回路のシミュレーション – CircuitLabを使用して作成された回路図 キャップがこのように構成されていないのはなぜですか？ この回路をシミュレートする ニュートラルからグランドまで追加のキャップを持っていることの利点は何ですか？接地への静電容量が減少するため、フィルタの有効性が低下するようです。コンデンサが故障した場合の安全上の問題はありますか？しかし、Y定格のコンデンサを使用することのポイントを避けていませんか？

16 capacitor  filter  ground  safety  emc 

40 x 74HC595シフトレジスタをチェーン化することを計画しています。74HC595のチェーン全体は、5 Vマイクロコントローラーによって制御され、これによりSDI、CLOCKおよびLATCH信号が生成されます。 以下の図に示すように、各シフトレジスタとマイクロコントローラには独自のPCBがあります。 機械的な制約のため、各シフトレジスタ間の距離は約30 cm（12インチ）になるため、制御信号は約の距離に沿って移動します。12 m（40フィート）。それに加えて、システム全体が非常にノイズの多い環境（蛍光灯、電源ケーブルなど）に取り付けられます。 私の懸念は、制御信号が非常にうるさくなり、シフトレジスタが間違ったものを出力する可能性があることです。私は考えていました： 各ボードのバッファーICを使用して、制御信号をバッファーします。どちらをお勧めしますか？ 信号用のボード間にシールドケーブルを使用する CLOCK可能な限り周波数を下げる。レジスタの内容を1日に数回更新するだけです。 上記の解決策は良いことですか？信号線の（潜在的な）ノイズを最小限に抑えるには、他に何ができますか？

16 noise  emc  signal-integrity  shift-register 

次のスタックアップで4層PCBを設計しています：信号上部、グランドプレーン、電源プレーン、信号下部。 これは私がこのように作成した最初のPCBで、スイッチング周波数600KHzのノイズの多いSMPS、32MHz uC、ワイヤレス2.4GHzモジュールが含まれています。異なるブロックのノイズを分離し、別のブロックの干渉を防止したいと考えています。たとえば、SMPSおよびuCノイズはワイヤレスモジュールに干渉しないようにします。そのため、電源プレーンを各電圧に対応する3つの閉じた領域に分割しています（SMPSは、補助ターンオンシステム用の非常に小さな50mAリニアレギュレータから5.0Vおよび3.3Vおよび5.0Vを生成しました）が、グランドは保持しますプレーンは分割されず、ボード全体をカバーします。SMPS、uC、およびワイヤレスモジュールブロックは、ボード上で互いに分離されています。 質問は次のとおりです。 この分割配置は、モジュール間を移動するノイズの助けになりますか？ 上面と下面にグランド銅を注ぐと、ボード外部のEMIノイズを低減できますか？ 方が良いでしょうまた、接地面を分割（及びNOはループを避けるために、上部と下部の両側に注ぐグランド）、およびスターのファッションでそれを接続しますか？グラウンドプレーン全体を保持する方が良いと聞きましたが、誰もが独自のバージョンを持っているようです。 私の理解では、ループを最小限に抑え、ボードによって生成されるEMIを低減するために、グラウンドの場所は常に信号および電力トレースの下または上にある必要があります。また、IF異なるブロックがすでに物理的にボード上で分離し、そのリターン電流は互いに干渉することなくunsplittedの接地面に流れます。あれは正しいですか？しかし、接地面をサブシステムごとに1つのゾーンに分割し、これらの異なるブロックを1点のみで接続すること（スター接続）についても読みました。どちらが良いですか、そしてなぜですか？

15 pcb  pcb-design  emc  pcb-layers