抵抗器を使用してデジタル回線の速度を落とすのはなぜ良いのですか？

デジタル回線に抵抗を置くことでデジタル回線を「スローダウン」することが推奨されることを聞いたことがあります。たとえば、あるチップの出力と別のチップの入力の間に100オームの抵抗があります。シグナリングレートはかなり遅く、たとえば1〜10 MHzです）。ここで説明する利点には、EMIの低減、ライン間のクロストークの低減、グランドバウンスまたは電源電圧ディップの低減が含まれます。

これについて困惑しているのは、抵抗がある場合、入力の切り替えに使用される電力の総量がかなり高くなるように見えることです。駆動されるチップの入力は3〜5 pFのコンデンサ（多かれ少なかれ）に相当し、抵抗を介して充電すると、入力容量に保存されたエネルギー（5 pF *（3 V）²）の両方がかかります。そして、スイッチング時の抵抗で消費されるエネルギーは、（のは、10ナノ秒（3 V）*としましょう² /100Ωのを）。エンベロープの裏側の計算では、抵抗器で消費されるエネルギーは、入力容量に保存されているエネルギーよりも大きいことが示されています。信号をより強く駆動する必要があるため、ノイズはどのように減少しますか？

出力と入力の間のPCB接続（またはワイヤ）について考えてください。基本的にはアンテナまたはラジエーターです。直列抵抗を追加すると、出力の状態が変化したときにピーク電流が制限されます。これにより、生成される過渡磁場が減少し、回路の他の部分や外界への結合が減少する傾向があります。

不要な誘起起電力= $-N\dfrac{d\Phi}{dt}$

「N」は、2つのPCBトラック間の単純な干渉の場合の1（ターン）です。

磁束（）は電流に正比例するため、抵抗を追加すると2つのカウントで改善されます。第一に、ピーク電流（したがって、ピーク磁束）が減少し、第二に、抵抗器が電流の変化率（したがって、磁束の変化率）を遅くし、明らかにこれは、誘導される大きさの直接的な結果をもたらしますemfは、フラックスの変化率に比例するためです。$\Phi$

次に、抵抗が増加したときのラインの電圧の立ち上がり時間を考慮してください-立ち上がり時間が長くなり、これは他の回路への電界結合が減少することを意味します。これは、回路間の浮遊容量によるものです（Q = CVであることを思い出してください）：-

$\dfrac{dq}{dt} = C\dfrac{dv}{dt} = I$

電圧の変化率が低下すると、（寄生容量を介して）他の回路に注入される電流の影響も減少します。

あなたの質問のエネルギー引数については、出力回路に必然的に出力抵抗があるので、計算を行い、入力容量が充電または放電されるたびにこの抵抗で消費される電力を計算すると、この電力はないことがわかります抵抗値が変わってもtは変わります。私はそれが直観的に聞こえないことを知っていますが、私たちは以前にこの議論をしてきました。私は質問を見つけて、それが面白いのでそれをリンクしようとします。

この質問を試してください-これは、コンデンサを充電するときにエネルギーがどのように失われるかというテーマをカバーする数少ないものの1つです。私が見つけようとするより新しいものがあります。

ここにある。

この「減速」機能の正しい用語は、スルー レートです。抵抗を追加すると、入力容量でローパスRCフィルターが形成され、スルーレートが低下します。このような抵抗の効果は、次のオシログラムで確認できます（スルーレートが高い緑の曲線は、より多くのノイズを生成します）。

あなたが言及した消費電力の増加は、実際には現実的ではありません。コンデンサを充電する速度に関係なく、コンデンサを充電するには同じ量のエネルギーが必要です。抵抗器を導入すると、このエネルギー損失が見えるようになりましたが、抵抗器を使用しないと、CMOS出力ゲートによってまったく同じエネルギーが消費されます。

抵抗をラインの「スローダウン」と考えるのは過度に単純化されます。それは、少なくとも高速信号では実際にはそうではなく、必要であれば抵抗を減らすか削除することを意味するようです速く進みます。

実際、トラックが表す伝送ラインの直列終端です。そのため、その値にドライバーの出力インピーダンスを加えた値は、トラックの特性インピーダンスと等しくなければなりません。

ドライバーが抵抗を介してラインを下ってエッジを開始すると、最終電圧の半分で遠端まで下に移動し（ソースインピーダンスとトラックインピーダンスによって形成される分圧器があるため）、オープンで反射されます。遠端で表される回路。電圧を2倍にしてフルレベルにします。反射はソースに戻り、ソース抵抗によって終端されます（出力ドライバーの低インピーダンスを介して）。

そのため、遠端はきれいなエッジを取得し、送信後（つまり、できるだけ早く）1つの伝播遅延を安全に使用できます。また、複数の往復時間で前後にスロッシングする反射のセットはありません。 EMI /クロストークと遅延を引き起こします。

欠点は、ラインの中央を見ると、面白い階段状の波形が表示されることです。これは、これが常にマルチドロップリンクに適した手法とは限らないことを意味します。（確かにマルチドロップクロックではありません）

更新：

明確にするために、これらの状況で最も重要なのは信号の立ち上がり時間であり、エッジを生成する周波数ではありません。理想的な世界では、送信しようとしている周波数に対して賢明なエッジレートを持つドライバーが常に存在しますが、最近ではそうではないことが多く、ドライバーの立ち上がり時間が短い場合は、考慮する必要がありますリンギング。データ回線では、次のクロックエッジの前にすべて停止するため、これは問題ではないかもしれません（EMI以外）が、クロックでは、たとえ100万回しか発生しない災害であっても、ダブルクロックの災害になる場合があります1秒に1回。

ハワードジョンソンは、立ち上がり時間の1/6より長いものをシミュレートして、終了が必要かどうかを確認する必要があると考えています。1nsの立ち上がり時間では150psで、約1インチです。他の人々は、立ち上がり時間のナノ秒あたり2インチのようなものが終了を必要とするための重要な長さであると言います。

信号をより激しく駆動する必要がある

他の方法：デジタル出力の駆動強度は、出力トランジスタのサイズに基づいて固定量（*）です。駆動力が強すぎると、大きな短い電流パルスが発生します。抵抗器はそれをより長くより平坦なパルスに変えます。（現在の時間グラフのパルスの下の領域は一定だと思いますが、計算はしていません）。

電流パルスが鋭くなるほど、システムを伝送ラインとして考慮する必要が増えます。次に、抵抗はソース終端抵抗として表示されます。

（*）切り替え可能なドライブ強度を備えたデバイスを入手できますが、それは単にピンごとに複数の出力トランジスタがあることを意味します。