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以下のように、0.1 "ピッチのブレークアウェイオスヘッダーをはんだ付けするためのいくつかの穴があるイーグルパーツを作成しました。 しかし、パッドにはヘッダーには狭すぎる穴があります！どのドリルサイズを使用する必要がありますか？私はデフォルトの0.03149606

10 pcb  pcb-design  eagle  header 

主にSMTコンポーネントを備えた多くのボードには、ヘッダーや電源コネクタなどのためのTHコネクタが搭載されています。たとえば、標準のバレル電源ジャックを見てみましょう。 TH： SMT： ボードを設計するとき、コネクタをSMTにできるかどうかをどのように決定しますか？

10 pcb  pcb-design  pcb-assembly 

PCBのスタブとは何ですか？PCBトレースとビアを含むスタブが存在するのはなぜですか？

9 pcb  pcb-design 

私は、一般的な沿面距離とクリアランスに関するいくつかの情報を見つけたここが、それは汚染を受けに、外側の層がある道を絶縁されていない内側の層のためのOKが何であるかを言及していません。内層のクリアランスルールについての適切なリファレンスを知っている人はいますか 500Vの絶縁をサポートする必要があります。

9 pcb-design  clearance  creepage 

Eagleでグランドプレーンを作成すると、Eagleは自動的にパッドの熱絶縁を作成します。 私の最初の質問は、この絶縁はプレーンに「完全に」接続されているパッドと比較して電流を制限するのですか？ 私の2番目の質問は、イーグルが自動的にサーマルビアを作成しないようにする方法はありますか？回避策の1つを知っています。パッドを太いワイヤーで接続し、同じプレーンをグラウンドプレーン上に作成します。残念ながら、これを行うのは難しく、エラーが発生する可能性があります。

9 soldering  pcb-design  eagle 

私はたくさんのスルーホールボードをルーティングしましたが、SMDルーティングテクニックの経験がなく、ボードの外観でさえ私には少し「異質」に感じます。 すでにスルーホールコンポーネントでルーティングできる人のために、SMDコンポーネントを備えたプロトタイプPCBを配置/ルーティングするためのヒントはありますか？私も手はんだ付けになるので、SOIC、1206などにこだわっています。 理想的には、基板の片面または両面をコンポーネントに使用するかどうかなど、適度な密度で配置する方法のヒントが欲しいです。

9 pcb-design  surface-mount  prototyping 

新しいプロジェクトでは2.4GHzトランシーバーを使用します。PCBの材質は厚さ1.6mmのFR-4で、コネクタはSMAです。私の疑問は、50オームのインピーダンスを持つRFトレースについてです。AppCAD 4.0を使用して、以下に示すパラメーターを入力すると、RFトレースからGNDまでの幅= 45milおよびギャップ= 8milで50オームの結果が得られます。また、オンライン計算機でもほぼ同じ結果が得られました。この組み合わせ（45/8ミル）は正しいですか？ レイアウトを改善するには、他に何ができますか？よろしく。 透明なビュー： 編集：これは私の最終的なレイアウトです... 編集：新しい...

9 rf  pcb-design  layout  wifi 

私のプロジェクトの1つにNXP TDA19988 HDMIトランスミッターICを実装しており、現在PCB設計段階にあります。私は自分のコンポーネントライブラリを構築していて、この部分に出くわしたとき、どうすればよいかわかりませんでした。標準の64ピンQFNに精通しています。ただし、これは通常の電気接続の他に、下部に「パッド」が追加されているようです。 見落とさない限り、それらはデータシートに記載されていないようです。これらは単にICの底面にあるグランドプレーン/パッドの拡張ですか？私の疑いは、それらが制御されたインピーダンスを提供するために電気パッドにつながる内部ボンドワイヤーの基準面として機能していることです。その場合、それらを接地する必要があると思います。これらの種類のパッケージについて従うべき特定のランドパターンはありますか？私が持っているランドパターンはSOT804-2（対私が本当に探しているSOT804-4）であり、このドキュメントの3ページにあります。 https://www.nxp.com/docs/en/package-information/SOT804-2.pdf 編集： どうやら私は私の質問では十分に明確ではなかったので、ここでは簡潔で読みやすい形式になっています。 このデバイスに使用されるSOT802-4 64ピンHVQFNパッケージの推奨ランドパターンはどこにありますか？

9 pcb  pcb-design  footprint 

LM3409評価ボードに関するTI のアプリケーションノートを読んでいます。ボードレイアウト（図3）では、最下層は単一のGND注入です。 しかし、最上層には、LED-、C5、D1、C1のような銅結線もあり、最終的にはグラウンドに接続されます。 私が理解していないのは、それらがすべて同じネットであるために、なぜすべてが最上位層で互いに接続されていないのですか？

9 pcb-design  routing  copper-pour 

設計中のPCBにnRF24L01 +チップを統合していますが、最良のPCBアンテナ設計について少し混乱しています。チップのデータシートでは、次のようなアンテナを指定しています。 ただし、このチップで購入できるすべてのボードは異なるデザインを使用しています。 デザインはかなり異なります。形状が異なるだけでなく、ビア付きの追加のスタブトラックもあります。 彼らがこれをする理由は何ですか？それはより効果的なアンテナですか、それともPCBスペースをあまり取らないのですか？ それが優れたデザインである場合、どのようにして自分のものを作成できますか？ほぼ同じように見える波状の線を描くだけですか、それとも正しく機能するために寸法を正確にする必要がありますか？

9 rf  pcb-design  pcb-antenna 

まるでSMD部品のようにスルーホールZigBeeをはんだ付けする必要があります。 ボードの反対側はタッチパッドであるため、はんだやコンポーネントを配置しないでください。 メッキの半穴（片面）の穴をあけるといいと思います。 イーグルにそのような穴を作成する方法はありますか？ この写真のように：

9 pcb-design  eagle  pcb-fabrication 

私のデバイスでは、物理的なボタンではなく、シリコンキーパッドを使用してキーの押下を検出しています。 設定後は、キーパッドに大きな圧力をかけなくてもスムーズに動作します。 ただし、しばらくして（たとえば2か月）、キーが検出される前にキーパッドに大きな圧力をかける必要があります。しばらくこのように続き、その後はキーを検出できなくなります。 そこで、「メチル化スピリット」でPCBキーパッドのトレースを開いてきれいにします。そして、それは新品同様に機能します。ときどき、キーパッドのPCBトレースに黒い残留物が見られます。これは、シリコンキーパッドの導体から外れているように見えます。これを一掃すると、すべてが正常に戻ります。 私の質問は、この問題を回避する方法です。

9 pcb-design  keypad 

私はかなり複雑な2層基板を設計しています-私は本当に4層基板に行くべきですが、それはここでのポイントではありません。コンポーネントの配置と配線が完了し、グランドプレーンがボードの大部分を覆い、しっかりとステッチされていること（別名グリッドグリッド）を確認するなどの最終調整を行っています。 特定の領域では、グランドプレーン上に信号トレース（SPIなど）を配置し、次に電源トレース（14V）、次に別のグランドプレーンを配置しています。この電源トレースを邪魔にならないように移動する方法はないので、電源トレースとグランドプレーンの間に、信号トレースのすぐ下にいくつかのデカップリングコンデンサ（100nF）を配置することで、信号のリターン電流を流すことができると思いました。 これが私が考えていることのイメージです： これは、信号ループ領域を減らし、EMIを制御するための良いアイデアですか？

9 pcb  pcb-design  signal  emc  routing 

私はしばらく前にオフィスプリンターを分解しましたが、これは電力供給用PCBの写真です。 （PCBからいくつかのコンポーネントを削除したことに注意してください）。 トランスの周りのPCBのスロットの理由は何ですか？

9 pcb-design 

回答： レイアウトに大きな問題はありません。イーサネットトランスは、使用しているPHY ICとペアにすると、挿入損失が0.2dB仕様から外れていることがわかります。 質問 ギガビットイーサネットのPCBルーティングに明らかな問題はありますか？ ギガビットイーサネットには多くの設計上の制約があります。PCB上のコンポーネントのレイアウトにより、すべての設計ルールに従うことが不可能になる場合があります。この設計は、ギガビット速度を実行し、POE電源を供給するために必要です。 また、FCC EMC / EMIおよびESDテストに合格する必要があります。 利用可能なほとんどすべてのアプリケーションノート（TI、Intel..etc）を読みました。私の知る限り、できる限り彼らをフォローしています。トレースはdiffペアとしてルーティングされ、クロストークを防ぐために可能な限り最適な間隔で配置されます。セグメントあたりのビア/スタブの最小使用数は2です。それらは可能な限り対称的であり、ポスト磁気は各ペアが1.25mm以内に、プレ磁気は2mm以内にマッチングされます。複数の電源プレーンが基準として交差しないように、トレースは最下層にルーティングされます。 しかし、この設計にはいくつかの課題があり、私が評価するにはあまりにも経験がありません。つまり、いつデザインルールに違反することを選択しますか。また、どの程度それを回避できますか。 具体的には RJ45とMagneticsは、そのまま配置する必要があります。RJ45からマグネティックスまでのトレースは、長さが2mm以内に一致し、すべて差動ペアとして配置されます。しかし、少し混乱しています-これはGBEのパフォーマンスに問題を引き起こしますか？ 制約のため、磁気回路の下に2つのセンタータップトレースが配置されています（POEの場合）-これはEMIの問題になりますか？（アプリケーションノートは、磁気の下の領域を避けることをお勧めします） ポストマグネティックスには注意が必要な2つの機能があります-水晶発振器と、信号にノイズを追加する可能性のある（カットアウト内の）トランスです。これはどのように回避できますか？ PHY側のVIA /スタブは許容できる方法で配置されていますか？ 私が見逃しているこのレイアウトの明らかな欠点はありますか？

9 pcb-design  ethernet  layout  magnetics  routing