タグ付けされた質問 「fpga」

（ADC以外の）外部コンポーネントを使用せずに、FPGAに位相ロックを実装したいと考えています。単純化するには、単純なバイナリパルスにロックすることで十分です。信号の周波数は、クロックの0.1〜1％です。オンボードクロックPLLは通常次の理由で使用できません。 構成できません（合成中に設定されます）。 ちらつく。 必要な頻度をサポートしない。 私は文献を整理していて、いくつかのバイナリフェーズロックループを見つけました。最も注目すべきは、必要に応じてリンクを投稿できる「パルススチール」デザインです。実装して合成しましたが、ある程度の成功を収めましたが、そのジッターとロック範囲は、宣伝されているほど良くありませんでした。また、外部DVCOを使用して成功しましたが、すべてをオンチップで実装できればよいと思います。 デジタル回路設計または正しい方向のヒントさえも役立つでしょう（私はしばらくの間これに頭を悩ませてきました）、実証済みのFPGA実装は素晴らしいですが、期待されていません。 2010年10月27日追加 私が使用した実際のDPLLデザインには、ループフィルターとして「ランダムウォークフィルター」があり（前述の「パルススチール」ではなく、うまく機能しなかった私のノートを通過します）、クロックパルスをDCOに駆動します。 。ロックイン範囲は、DCOの分周器を介して設定されます。ループの感度は、ランダムウォークの長さを変えることによって確立されます。 これが見つかった論文は、この投稿の最後に引用されています。その一部を自分で実装したところ、実際にはすでにOpenCoresに実装されていることがわかりましたが、過去数か月の間にプロジェクトが削除されましたが、必要に応じてVerilogファイルを保存しています。 山本浩; 森S; 、「新しいクラスのシーケンシャルフィルターを使用したバイナリ量子化オールデジタルフェーズロックループのパフォーマンス」、Communications、IEEE Transactions on、vol.26、no.1、pp。35-45、1978年1月 土井：10.1109 / TCOM.1978.1093972 URL：http : //ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895

9 fpga  dsp  pll 

非同期回路の設計とプロトタイプを作成するための適切に確立されたツールがないことを知り、私は驚き、ある程度ショックを受けました。 私はVLSI非同期回路を設計するための適切な方法を見つけるためにグーグルおよびその他の手段を使用して検索を続けていますが、これまでのところ検索は答えを生成できませんでした。 VLSI設計を自動化するためのBalsaなどの一部の廃止されたツールがありますが、それらは完全に文書化されておらず、使用が困難です。私が探しているのは、同期の世界にあるFPGAのようなものです。 とにかく、信頼できるツールの名前と、非同期回路設計の負担を軽減するハードウェアのプロトタイピングを共有していただければ幸いです。

9 fpga  vlsi  eda 

FPGAでデジタルロジックデザインの学習を始めたばかりで、多くのプロジェクトを構築しています。ほとんどの場合（私は初心者のため）、完全にシミュレーション（動作シミュレーション）するが、適切に合成しないデザインがあります。 したがって、私の質問は、「ワークフローに組み込むことができる設計ステップは何ですか。これにより、FPGAで正しく機能する設計が確実に行われます。」 私は助言を期待する2つの主要な領域を持っていますが、これは完全に初心者としての私の非常に狭い視点に基づいており、さらに大歓迎です： すべてのステップ（RTL回路図の表示、合成後のシミュレーションの表示など）でベストプラクティスの学習を開始するにはどうすればよいですか。 予期しない結果を回避するためにロジック（FSMやシーケンシャル回路など）を設計する際に注意すべきことは何ですか。 ザイリンクスSpartan 6 FPGAとザイリンクスISEデザインスイートを使用しています。

9 digital-logic  fpga  design  xilinx  synthesis 

カスタムFPGA PCBの設計を計画しています。PCBにはセンサーが含まれます。センサーの出力を読み取り、プロセッサで処理する必要があります。FPGAを使用して多くのプロジェクトを完了しましたが、これはハードウェア構成も考慮する必要がある最初のカスタムデザインになります。最近研究を行っていますが、一から始めるのはまだ難しいです。したがって、私と、カスタムFPGAを設計したい他の個人が各ステップで検討する必要があるポイントを支援するようにお願いします。このプロセスに役立つ本/オンラインリソースはありますか？また、プロジェクトが終了したら、ドキュメントを作成して、人々が利用できるようにします。

9 pcb  fpga  design 

FPGAは初めてで、現在HDL（特にVerilog）クラスを受講しています。組み合わせ回路や順序回路などのデジタル設計に関する十分な知識があります。 このYouTubeビデオに示すようなプロジェクトを作成したい。 また、ザイリンクスISEがロジック信号を処理し、波形をシミュレーションできることも知っています。USB、カメラなどを介して入力信号を取得し、コンピューターに出力するような追加機能はありますか？ 実際のFPGAボードを購入せずに、このプロジェクトを（コンピューターでのシミュレーションのように）実行することはできますか？つまり、自分のコンピューターでプロジェクトをビルド、コーディング、実行し、USB経由でカメラを接続して、着信ビデオ信号をザイリンクスISEなどのHDLシミュレーターで処理できるようにすることはできますか（実際には購入していません） FPGAボードを使用してプロジェクトを合成します。現在のところ、そのための予算はありません） （私が本当に意味しているのは、HDLlデザインを実際のソース、Cコードなどにインターフェースすることです。）

9 fpga  hdl 

64ビットデータバスを備えた、すでに機能している大規模なFPGAデザインの改善とクリーンアップに取り組んでいます。出てきた質問の一つは、 「すべてのバスをAXI4Lite / APBに移行する必要がありますか、それともそのままにしておく必要がありますか？」 AXI4LiteとAPBがあります。 チームAXI4Liteのメンバーは、多くのサードパーティFPGA IPブロックがAXIバスを使用していると主張しています。反対側の同僚は、APBバスはより少ないリソース（FFおよびLUT）を使用する可能性があることを示唆しています-私はそれを確認できませんでした。 私は1つを選ぶ側にいて、それにこだわります。 どちらを選ぶかにはどのような理由がありますか？1つのバスが他のバスよりも多くのリソースを必要とするシナリオはありますか？どちらかに移行する強い理由はありますか？

8 fpga  vhdl  interface  hardware  bus 

FPGAとDSPの組み合わせは、通常、ハイエンドパワーエレクトロニクス/超音波/ MRIなどに使用されます。Spartan 3/6などのローエンドFPGAでも、ソフトプロセッサでDSPを完全に置き換えることはできますか？ 追加：1つのFPGAに複数のソフトコアプロセッサを搭載する理由は何ですか？

8 fpga  processor  microblaze  softcore 

特定のことを行うためのアーキテクチャを作成したことを考慮して、たとえばvhdlで記述しました。 いつまでもfpgaチップで「焼く」ことができますか？または、シリアルフラッシュメモリから読み取ることができるという事実を知っている知的財産を保護する方法を教えてください。

8 fpga 

Verilogを作成するとき、エラーや警告を表示するさまざまな「リンター」を使用します。これらは、リンター（Verilator）とともに、私のシミュレーター（ModelSim）、私のコンパイラー（Quartus II）です。まとめると、バスサイズの不一致や推論されたラッチなど、よくある落とし穴を十分にカバーできます。 残念ながら、3つのツールはいずれも、リセットされていないレジスタを検出しません。私の意味を理解するには、次のことを考慮してください。 reg a; reg b; always @(posedge clk_i or posedge rst_i) begin if(rst_i) begin a <= 1'b0; // Reset a // Ooops, forgot to reset b end else begin // Do stuff with a and b end end リセットされていないレジスタをツールで自動的に検出するにはどうすればよいですか？

8 fpga  verilog 

気に入ったFPGAボードを見つけました。ザイリンクスSpartan 6 LX45を使用しています。Spartan 6シリーズのデータ​​シートに行ったところ、43,661個のロジックセルがあるとだけ表示されていました。ゲートはいくつありますか？または、ロジックセルの数から総ゲート数をどのように計算しますか？

8 digital-logic  fpga  xilinx  spartan 

ザイリンクスSpartan 3やVirtex 5などの通常のFPGAを使用している場合、倍精度浮動小数点64ビット乗算または除算を実行するには何サイクルかかりますか。 私が理解している限り、FPGAにはハードFPUがなく、標準のIEEEライブラリまたはその他の素材を使用して作成する必要があります。つまり、1サイクルでは実行されないため、100 Mhz CPUと100 MHz Spartan / Virtex FPGAのパフォーマンスを比較するための大まかな見積もりを探しています。 私は主に浮動小数点演算子に興味がありますが、整数演算の経験があれば、それも評価されます。

8 fpga  xilinx  math  spartan  floating-point 

私は90年代からMCUを扱ってきましたが、最近ザイリンクスのSpartan6シリーズチップを使用してFPGAシーンに挑戦しました。センサーとモーターを備えた単純なファクトリオートメーション設計と、すべてをリンクするためのいくつかのインテリジェンスを想定すると、どのタイプのデバイスで、MCUまたはFPGAの設計をより速く簡単に仕上げることができますか？私がFGPAを一般に初めて使用するので、小さなまたは「明白な」点も高く評価されます。

8 microcontroller  fpga  xilinx  development  spartan 

比較的単純なFPGAデザイン（アルテラのCyclone IV用）を250 MHzクロックで駆動されるロジックのタイミングに適合させるのに問題があります。これにより、市販のマイクロプロセッサ（Intel Core i7など）が、1桁以上高いクロック周波数でタイミングをどのように満たすのか不思議に思います。 FPGAの250 MHzで苦労しているときに、市販のマイクロプロセッサはどのようにして3.8 GHzでタイミングを満たすことができますか？

8 fpga  microprocessor  timing 

2つの質問。 ザイリンクスのSpartan 6 FPGAで、HDMIの入出力のみを備えています。画面への画像の送信を開始するために使用できる何らかのガイドまたは事前に記述されたコードはありますか？どうやって始めたらいいのかわからないし、リソースを見つけることができませんでした。 2つ目は、VGAを備えたSpartan 3Eに実装されたAtari 2600コードを使用して変更したいためです。プロジェクトのビデオの側面を簡単に調整することもできますか？ ヘルプ、リソース、またはアドバイスをいただければ幸いです。

8 fpga  adapter  vga  hdmi 

私はアルテラDE2ボードを持っており、スプライトを描画しようとしています。画面バッファの実装に問題があります。 25 MHZレートでvgaディスプレイのピクセルを出力するディスプレイエンティティがあります。 SDRAMにバッファを実装したいと思っていました。当初のアイデアは、SDRAMから25 MHZのレートで次のピクセルをロードすることでした。これは機能しますが、この速度でSDRAMにピクセルを書き込むことも、新しいフレームごとに十分な速度で画面をクリアすることもできません。データの書き込みには2クロックかかり、ボードは50 MHZで動作するため、完全な読み取りを実行するのに十分な時間があります。 私はひどく、ひどく間違っていることをしていると思います。このような描画キャンバスは通常、VHDLでどのように実装されていますか？ 私が見つけることができる最も近いことは、2-3-3（RGB）カラースキームを使用して各ピクセルを取得し、「ポーチ」（ブランキング）VGA時間中にキャンバスRAMに書き込むことです。これは、25MHzの各クロックで更新できるのは画面の15％だけであり、どういうわけか私の回路はどの15％が更新されているかを認識する必要があるということですか。 読み取り中にメモリにデータを書き込む方法がわからないため、ダブルバッファリングの使用方法を理解できません。プロトコルのビットバンギングを回避する方法はありますか？この男はどうやってやるの？

8 fpga  vhdl  vga  buffer