すべてのデジタル位相ロックループ

（ADC以外の）外部コンポーネントを使用せずに、FPGAに位相ロックを実装したいと考えています。単純化するには、単純なバイナリパルスにロックすることで十分です。信号の周波数は、クロックの0.1〜1％です。オンボードクロックPLLは通常次の理由で使用できません。

1. 構成できません（合成中に設定されます）。
2. ちらつく。
3. 必要な頻度をサポートしない。

私は文献を整理していて、いくつかのバイナリフェーズロックループを見つけました。最も注目すべきは、必要に応じてリンクを投稿できる「パルススチール」デザインです。実装して合成しましたが、ある程度の成功を収めましたが、そのジッターとロック範囲は、宣伝されているほど良くありませんでした。また、外部DVCOを使用して成功しましたが、すべてをオンチップで実装できればよいと思います。

デジタル回路設計または正しい方向のヒントさえも役立つでしょう（私はしばらくの間これに頭を悩ませてきました）、実証済みのFPGA実装は素晴らしいですが、期待されていません。

2010年10月27日追加

私が使用した実際のDPLLデザインには、ループフィルターとして「ランダムウォークフィルター」があり（前述の「パルススチール」ではなく、うまく機能しなかった私のノートを通過します）、クロックパルスをDCOに駆動します。 。ロックイン範囲は、DCOの分周器を介して設定されます。ループの感度は、ランダムウォークの長さを変えることによって確立されます。

これが見つかった論文は、この投稿の最後に引用されています。その一部を自分で実装したところ、実際にはすでにOpenCoresに実装されていることがわかりましたが、過去数か月の間にプロジェクトが削除されましたが、必要に応じてVerilogファイルを保存しています。

山本浩; 森S; 、「新しいクラスのシーケンシャルフィルターを使用したバイナリ量子化オールデジタルフェーズロックループのパフォーマンス」、Communications、IEEE Transactions on、vol.26、no.1、pp。35-45、1978年1月

土井：10.1109 / TCOM.1978.1093972

URL：http : //ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895

ターゲット周波数、ジッター、ループ帯域幅（必要な整定時間）に関する詳細を投稿できますか？また、どのような発振器を使用したいですか（DACの外部、ディザリングあり/なし、オンチップデジタルカウンタ/アキュムレータ）？

デジタル「オシレータ」（つまり、オーバーフローするアキュムレータ）とそのジッタに満足している場合、回路の残りの部分はかなり単純になります。

• リファレンスと（オプションで分割された）PLL出力間のサイクル数をカウントするカウンター（PFD）、
• デジタルフィルター-積分（アキュムレーター）を行い、ループを安定させるためにゼロ（マイナス（またはプラス？）のスケーリングされたPFD出力）があると仮定して何でもします。オプションで、ループ帯域幅より上の1つ以上の極で基準周波数での制御値「リップル」（frefの場合のみ問題）
• デジタルフィルター出力の最上位ビット（DVCO制御値）は、オーバーフローアキュムレーター（DVCO）への入力として与えられます。

ループ帯域幅については、整定時間によって強制されない場合は、すべてのコンポーネントのノイズ寄与に基づいて決定します。

• ジッタが主にリファレンスまたはPFDから発生する場合-より小さい帯域幅を使用します。
• ノイズがオシレーターから来る場合-増やします。

基準信号が位相または周波数変調されている場合-基準を変調している信号の最小周波数よりも低いループ帯域幅を使用します。

出力周波数がクロック周波数に近いか等しい場合、および/または低ジッターまたは非常に高速なロック範囲が必要な場合は、よりトリッキーな手法が使用されます。多分あなたのケースでは、それらはFPGA実装にあまり適していないかもしれないことに加えて、必要ではありません。

少しのジッターは許容できるが、ほとんどがデータ回復のためのドリフトクロックに対する正確なクロッキングが必要な場合は、CAN標準 PLL（そのPDFの67ページから始まる）などを実装することができます。これは、名目上正確に調整する必要があるオーバーフローカウンターに基づいて機能しますが、着信パルスストリームのエッジまで同期します。