非同期回路のプロトタイピングにはどのような方法を提案しますか？

非同期回路の設計とプロトタイプを作成するための適切に確立されたツールがないことを知り、私は驚き、ある程度ショックを受けました。

私はVLSI非同期回路を設計するための適切な方法を見つけるためにグーグルおよびその他の手段を使用して検索を続けていますが、これまでのところ検索は答えを生成できませんでした。

VLSI設計を自動化するためのBalsaなどの一部の廃止されたツールがありますが、それらは完全に文書化されておらず、使用が困難です。私が探しているのは、同期の世界にあるFPGAのようなものです。

とにかく、信頼できるツールの名前と、非同期回路設計の負担を軽減するハードウェアのプロトタイピングを共有していただければ幸いです。

テセウスロジックNCLについて言及してきましたが、ハンドシェイクシステム（フィリップススピンオフ）だけでなく、フルクラムマイクロシステムズやカルテックもありました。Amuletと呼ばれる非同期ARMプロセッサもありました。そして、SUN Microsystemsには、クロックレスSPARCのためのプロセッサ設計チームもありました。

私はこれらのクロックレス設計を、リップルカウンターなどのロジック設計とこれらのタイプの回路との混乱を避けるために呼び出します。ただし、一般的にはどちらの用語も使用されます。

SynopsysのDC（Design Compiler）とFTLシステムのMerlinも使用可能でした。

ただし、コアセルのライブラリが適切に設計されている場合、この最上位の抽象化/説明は簡単なものになる可能性があります。中心的な問題は、各セルが「良好な結果」を示す信号を前方に伝搬し、「利用可能なシステム」を後方に伝播することを可能にするシステムを設計した場合、システムのセルフクロックなどは、非常によく似た設計ができるということです。競合状態やその問題のタイミングを気にせずにソフトウェア。

そのため、使用するツールは、セルレベル（トランジスタレベル）の設計ではSPICE、配置するプリミティブのセットにコンパイルする場合はCと同じくらい簡単です。私の人生では、使用されたCベースのツール（オープンソース）を見つけることができません。

ウェスリー・クラーク（彼は最近亡くなりました）やイヴァン・サザーランドやカール・ファント（他にも言及されています）のような人々を見てください。

レジスタがシステムクロックでクロック供給されている場合、同期と見なされます。同じレジスタがゲート、論理回路、またはシステムクロック以外の一般的なものから直接クロックされた場合、非同期です。アルテラのレジスタは、複数のシステム・クロックから、またはロジックによってクロックすることができます。どんなタイプのゲート回路も作成できます。。。ほとんどの種類のASICまたはFPGAでの経験から、コンパイルされるたびに何かが異なる経路で送られることがありました。したがって、伝播遅延は常に変化しています。

FPGAは適切なハードウェアです。ただし、同期を重視した合成ソフトウェアを使用することはできません。間違った変換が行われるためです。

たとえば、FPGAは、インバータチェーンで構築された発振器を完全に形成することができます。しかし、たとえばVHDLでそのインバータチェーンを定義し、標準コンパイラの1つを使用する場合、「NOTゲートプッシュバック」はインバータをペアで削除し、1つだけを残し、デバイスは発振しません。

独自の合成ソフトウェアをいくつか作成する必要がある場合があります。これは、ビットストリームに関する十分な情報を取得した場合に可能になります。動作の説明ではなく、ビットストリームを操作する他の研究努力を検討します。グリッチ検出や信頼性分析などは、シンセサイザが選択したマッピングに大きく依存しています。共通の積項の除去は従来のシンセサイザによって実行される標準的な変換の1つであり、冗長設計を完全に破壊するため、冗長フォールトトレラントロジックの領域でのいくつかの作業は、いくつかのカスタムマッピングテクニックをすでに解決しています。

ルックアップテーブルやローカルおよびグローバル相互接続などのFPGAロジックエレメントプリミティブの使用を制御すると、固有の遅延を使用して非同期デザインを実現できます。最適化の問題は、セットアップとホールドの時間を満たすという目標に合わせるよりもはるかに困難ですが、それが研究の目的です。

回路の複雑さによって異なります。デザインが大部分がデジタルの場合、アルテラのQuartusシステムの使用を検討するかもしれません。非同期でクロックされるレジスタを使用するか、論理ゲートのみを使用して、グラフィカルツールやVHDLツールでデザインを入力します。必要に応じて信号パスを遅延させるために、必要に応じてダミーバッファー、ゲート、信号ピンなどを追加します。（デザインが5 ns未満の最速CPLDゲート遅延より遅いと仮定）

長年チップを使用して設計していたため、誤ったシミュレーターの結果は見つかりませんでした。無料のツールを使用して、より小さな設計を行うことができます。