タグ付けされた質問 「xilinx」

ロックされています。この質問とその回答はロックされています。なぜなら、質問はトピックから外れていますが、歴史的に重要だからです。現在、新しい回答やインタラクションを受け入れていません。 10 kHzで8本のアナログラインでデジタル信号処理を行う必要があります。これは非常に困難な作業であり、FPGAが正しいアプローチかもしれないと考えていました。現在、ザイリンクスの開発キットを検討していますが、FPGAの経験がないため、適切なチップの選択方法を知るのは非常に困難です。開発キットを使用し、I / Oピンを使用して8チャンネルのA / Dチップと8チャンネルのD / Aチップに接続することで拡張することを想像しました。 Spartan、Virtex、Alteraなどの使用の違いは何ですか？必要なゲート数を見積もる方法すらわかりません。そのための経験則はありますか？クロック速度が十分であることを確認するには（加算数と乗算数の関数として）。FPGAで浮動小数点処理を行うのは難しいですか？固定小数点演算に固執する必要がありますか？始めるための最良の方法は何ですか？ Linuxを使用してプログラム可能なソリューションが必要です。ザイリンクスはこれを提供していますが、制限が何であるかはわかりません。

17 kits  development  fpga  xilinx 

私はEEの学生であり、指を持っているよりも多くの言語で（少なくとも単純な）プログラムを書くことができます。VHDLの学習を始めたばかりですが、言語と関連ツールを実際に理解するのに良いプロジェクトは何だろうと思いました。それは私にとって本当に異なるスタイルのプログラミングだからです。 加算器のような単純なものを作成しましたが、より長期（1か月程度）のプロジェクトを探しています。 関連する場合は、Xilinx WebpackとDigilent Spartan3ボードがあります。

16 fpga  xilinx  vhdl 

ザイリンクスにそのようなリストを求めましたが、完全なリストはありません。すべての入力ファイルがソース管理にあり、すべての出力ファイルがそうでないことを確認したいと思います。これは、ISEおよびPlanAheadを使用した13.1-13.2の場合です。 彼らが提供する情報の一部は、コマンドラインツールユーザーガイドのPAR出力ファイルとISE Design Suiteファイルのリスト、ソースファイルのリストです。 2011年8月19日編集：13.2およびPlanAheadの言及2011年9月7日編集：一部の回答からEDK参照を削除

15 xilinx  ise  planahead 

これは、NPN BJT（バイポーラジャンクショントランジスタ）について私が知っていることです。 ベースエミッタ電流はコレクタエミッタでHFE倍に増幅されるため、 Ice = Ibe * HFE Vbeはベースエミッタ間の電圧であり、他のダイオードと同様に、通常は約0.65 Vです。Vecしかし、私は覚えていません。 Vbeが最小しきい値よりも低い場合、トランジスタは開いており、どの接点にも電流は流れません。（大丈夫、たぶん数μAのリーク電流ですが、それは関係ありません） しかし、まだいくつか質問があります。 トランジスタが飽和しているときの動作は？ Vbeしきい値より低い以外の条件の下で、トランジスタをオープン状態にすることは可能ですか？ さらに、この質問で私が犯した間違いを（回答で）遠慮なく指摘してください。 関連する質問： トランジスタがどのように機能するかは気にしませんが、どのように動作させることができますか？

14 transistors  bjt  physics  saturation  camera  detection  arduino  power  electromagnetism  inductive  design  digital-logic  vhdl  led  spectrum-analyzer  soldering  dc-motor  glue  voltage  diodes  high-voltage  rectifier  dsp  arduino  microcontroller  digital-logic  mbed  fpga  xilinx  vhdl  spartan  pcb-design  esd  integrated-circuit  function-generator  stepper-motor  ratings  capacitor  resistors  surface-mount  dsp  power-supply  resistance  inductive  arm  compiler  keil  linux  simulation  communication  filter  digital-logic  signal  rectifier  transformer  frequency  generator  counter  verilog  fpga  arduino  serial  computers  audio  fpga  verilog  spartan  legal 

高速コンパレータはかなり高価であり、速度はFPGAが得意とするものです。一方、FPGA（私の場合：XC3S400）は、各バンクにペアの差動ピンがあり、それらの電圧が比較されます（少なくともそう思う！）。また、コンパレータとして機能するシングルエンド標準のVrefもあります。 これらの差動I / Oペアピンをコンパレーターとして使用できるかどうかを知りたい場合は、どうすればよいですか（vrefを接続してシングルエンド標準を使用するか、2つの電圧を差動I / Oピンに接続する必要がありますか？ ？） エディション：私はそれを試してみましたが、素晴らしい作品です！

13 fpga  xilinx  comparator  differential  voltage-reference 

新しいプロジェクトでVivadoを使用すると述べたので、プロジェクトファイルをSVNの下に配置したいと考えています。 Vivadoは、プロジェクト名（proj1など）の下にすべてのプロジェクトファイルを作成するようです。 /<path to the project>/proj1/ proj1.xpr proj1.srcs/ constrs_1/ new/ const1.xdc proj1.runs/ proj1.data/ proj1.cache/ 私の質問は、XDCおよびXPRファイル以外のSVNに置く必要があるファイルは何ですか？

13 fpga  xilinx 

matlabからVHDLに移植する必要のある特に大きな信号処理トランスフォームがあります。間違いなく何らかのリソース共有が必要です。少し計算すると、次のことがわかりました。 512 fftの64ポイント 41210積和演算 最大のVirtex 6 FPGAには最大2000個のDSP48Eブロックがあることを考えると、リソースを複数回再利用するためにリソースを共有できることがわかります。実行時間は実際には問題ではなく、FPGAの観点からすると処理時間は比較的長くかかる場合があります。 リソースの使用状況を見ると、radix-2 liteアーキテクチャを使用すると、4dspブロック/ FFT操作= 2048 DSPブロック、合計で約43kになります。最大のVirtex FPGAには2kブロック、つまり20オペレーション/ muxがあります。 明らかに、このような大きなマルチプレクサをファブリックに含めると、スライスが占有されます。この制限の上限はどこにありますか？FPGAリソースを無限に共有することはできません。41210乗数は大きすぎますか？大きすぎるものを計算するにはどうすればよいですか？ 他のリソース（スライス、Bramsなど）も調べました。Radix-2 Liteは、4 x 18kブラム/ fft = 2048ブラムも提供します。最大のザイリンクスFPGAには2128ブラムが含まれます。非常に境​​界線。デザインが大きすぎるのではないかと心配しています。 更新： デザイン自体に関する詳細情報。詳細に説明することはできませんが、ここで説明します。 Initial conditions -> 512 ffts -> 40k multipliers ---------|----> output data to host ^------re-calculate initial conditions----| 出力データレートの仕様：「MATLABシミュレーションよりも高速」 賢明な計算、これは私がいる場所です： FFTステージ：簡単。1/2/4/8 FFTを実装し、結果をSDRAMに保存して後でアクセスできます。比較的小さく、時間がかかっても問題ありません。radix-2 liteを使用すると、2つのDSP48Eと2つの18k BRAMS / FFTを取得できます。ストリーミングでは、6個のDSP48Eに0BRAMS / FFTが与えられます。どちらの場合も、64ポイントFFTはFPGAリソースの観点からは小さいです。 …

12 fpga  vhdl  xilinx 

私は大規模なFPGAデザインに取り組んでおり、現在使用しているFPGAのリソース制限であるCSG225パッケージのザイリンクスLX16に非常に近づいています。 設計もほぼ完了していますが、現時点ではFPGAに収まりません。部品をオフにしてフィットさせることはできますが、デザインを完了し、タイミングとサイズの要件を満たすために、リソースの使用量を減らす必要があります。 設計のどの部分が最もリソースを消費しているかを特定するのに役立つレポートがツールにあるかどうかを知りたいです。私のデザインはパーティション分割されておらず、約12個以上のVHDLモジュールに分割されています。 ザイリンクスのタイミングレポートは素晴らしいものですが、スペース節約の観点から見れば、最高の価値をどこで得ることができるかを知る必要があります。 また、どのタイプのリソースが不足しているか、またはそれらのリソースにどのような影響があるのか​​を判断するのも困難です。 もう1つの面倒な点は、デザインが大きくなると、タイミングを満たすために使用されていたコンポーネントが配置が理想的ではなくなったために失敗し始めていることです。 現在、配置配線後のスタティックタイミングレポートを使用し、SmartXplorerを使用しています。タイミングを最適化するために設計戦略を使用しています。 デザインの一部をオフにしてフィットさせると、次のような結果が得られます。 スライスレジスタ使用率：42％スライスLUT使用率：96％完全に使用されたLUT-FFペアの数：38％これは、レジスターは軽いが、ゲート使用率が高いということですか？ 開発者がエリアを最適化するのに役立つツールはありますか、少なくともコードについてより多くの洞察を与えることができますか？ 更新： モジュールレベルの使用率を確認したところ、LUT全体の約30％を占める小さな接着剤非同期fifoがいたるところにあることがわかりました。高速バスのクロスクロックドメインの接着剤として使用しています。クロックは密接に関連しているため、これらを削除できるはずです。（120 MHz入力、DCMで100 MHzおよび200 MHzを生成）

11 fpga  vhdl  xilinx  spartan  optimization 

さて、これはFPGAに関する私の質問の続きです。 最後に、Spartan 6 FPGAを搭載したDigilent Atlysを選択しました。マイクロコントローラーである程度の作業を行ったものの、FPGAの経験はありません。 FPGAのデータシートを最後まで読んだので、Verilogから始めることをお勧めします。コード例は見つかりませんでしたが、データシートでさえ初心者にはわかりません。 今、プログラミング、シミュレーション、合成について少し手をやりたいのですが、これが私がやりたいことです 奇数の周波数、たとえばFPGAから54Mhz（100Mhzクロックで動作）を生成し、ピンの1つにルーティングします。これにはおそらくDCMまたはPLLを使用する必要がありますが、ここから開始する方法がわかりませんか？ FPGAからある種のI2C読み取り書き込みを実装します。 私が探しているのはリファレンスです。DCM、スライス、clbなど、FPGA内で使用可能な各ハードウェアコンポーネントのコード例と説明が記載されたオンラインの書籍または本です。 これで、FPGAの世界を始めることができると思います。

11 fpga  xilinx  spartan 

FPGA（Phillio開発ボード、ザイリンクスspartan3e、vhdlを使用）の使用方法を学んでいます。 着信パルスを（ハードコードされた）数値で除算する必要があります。 私は3つのオプションを見ることができます-大まかに、疑似コードとして（例として10カウントを使用）： 入力立ち上がりエッジが1増加すると0に初期化され、10と比較されます。それらが等しい場合、0にリセットし、出力パルスをトリガーします 入力の立ち上がりエッジが1減少すると10に初期化され、0と比較されます。それらが等しい場合、10にリセットし、出力パルスをトリガーします 9に初期化しますが、出力ビットである先頭の「0」ビットが少なくとも1つあることを確認してください。入力の立ち上がりエッジで1減少します。出力ビットの立ち上がりエッジでリセットされます。 デューティサイクルは重要ではありません。 これらの1つは他のものより優れていますか？私が考えていないもっと良い方法はありますか？ コンパイラーに最適化の最良の機会を与える「標準的な」方法はありますか？

11 fpga  vhdl  xilinx  papilio 

耐放射線ハードFPGAに関する論文で、私はこの文章に出くわしました。 「Virtexデバイスに関するもう1つの問題は、ハーフラッチです。ハーフラッチは、ロジックを使用するよりも効率的であるため、これらのデバイス内で内部定数に使用されることがあります。」 「ハーフラッチ」と呼ばれるFPGAデバイスプリミティブについて聞いたことがありません。私が理解している限り、バックエンドツールで定数「0」または「1」を「ソース」する隠れたメカニズムのように聞こえます...特に「FPGA」のコンテキストでは、「ハーフラッチ」が正確に何であるかを誰かが説明できますか、そしてそれらを使用してロジックを保存する方法は？ 編集：この論文は、これが宇宙アプリケーション向けの耐放射線性と耐放射線性のFPGAの比較であることがわかった

10 fpga  vhdl  xilinx  radiation 

私はFPGAの世界にまったく新しいので、4ビットの7セグメントデコーダーという非常に単純なプロジェクトから始めようと思いました。私が純粋にVHDLで書いた最初のバージョン（それは基本的に単一の組み合わせselectであり、クロックは必要ありません）は機能しているようですが、ザイリンクスISEの「IPコア」の要素を試してみたいと思います。 今のところ、「ISE Project Explorer」GUIを使用しており、ROMコアを使用して新しいプロジェクトを作成しました。生成されるVHDLコードは次のとおりです。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : IN STD_LOGIC; addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0); douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END SSROM; ARCHITECTURE SSROM_a OF SSROM IS -- synthesis translate_off COMPONENT wrapped_SSROM …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

Artix-7デバイスを除いて、ほぼすべての種類のザイリンクス7シリーズデバイスで動作するシリアルATAコントローラーデザインがあります。 純粋なデザイン（SATA 6.0Gb / s、150 MHzデザインクロック）は、Artix-7 200Tに実装できます。ILAコア（旧称ChipScope）を追加すると、タイミングが満たされません。 状況を緩和するために何をしましたか-各ILAコアに2つのパイプラインステージを追加しました-GTPトランシーバーとロジックの間に1つのパイプラインステージを追加しました-代替の実装戦略としてリタイミング、リマップ、ワイド配置を使用しました この画像は、通常の設計フローを示しています。ILAコアはSATAController（SATAC）および8ビットCPU（SoFPGA）から遠く離れていますが、コントローラーにはまだ障害のあるパスがあります（障害のあるパスを持つ唯一の領域です）。 Artix-7は一部のエリアでリソースをルーティングできないようです。そのような疑いを示すレポートを取得するにはどうすればよいですか？ また、リタイミング、リマップ、および幅広い配置戦略を試しました。結果はこれです： タイミングの失敗はほとんど同じです... PSこのデザインは、300を超えるBlockRAMのうち178のみを使用します。ザイリンクスISEを使用して他のデザインのほぼすべてのBlockRAMを使用しましたが、そのような動作に遭遇したことがありません。 編集： 以下は、スライスごとのすべての負のスラック値のヒートマップです（赤色）。

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga 

FPGAでデジタルロジックデザインの学習を始めたばかりで、多くのプロジェクトを構築しています。ほとんどの場合（私は初心者のため）、完全にシミュレーション（動作シミュレーション）するが、適切に合成しないデザインがあります。 したがって、私の質問は、「ワークフローに組み込むことができる設計ステップは何ですか。これにより、FPGAで正しく機能する設計が確実に行われます。」 私は助言を期待する2つの主要な領域を持っていますが、これは完全に初心者としての私の非常に狭い視点に基づいており、さらに大歓迎です： すべてのステップ（RTL回路図の表示、合成後のシミュレーションの表示など）でベストプラクティスの学習を開始するにはどうすればよいですか。 予期しない結果を回避するためにロジック（FSMやシーケンシャル回路など）を設計する際に注意すべきことは何ですか。 ザイリンクスSpartan 6 FPGAとザイリンクスISEデザインスイートを使用しています。

9 digital-logic  fpga  design  xilinx  synthesis 

気に入ったFPGAボードを見つけました。ザイリンクスSpartan 6 LX45を使用しています。Spartan 6シリーズのデータ​​シートに行ったところ、43,661個のロジックセルがあるとだけ表示されていました。ゲートはいくつありますか？または、ロジックセルの数から総ゲート数をどのように計算しますか？

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