タグ付けされた質問 「bus」

私はちょうどいくつかの簡単な計算をしました： 私のMacBookに私はの解像度持って2,560を掛けた24ビット我々が得る色の11.05メガバイトを単一画像またはのために663メガバイトで毎秒60のFPSを。 ある程度の圧縮があると思いますが、たとえば、3本の指でタッチパッド上を移動すると、画面上で次に何が起こり、ほとんどすべてのピクセルが変化します。他のほとんどすべてのインタラクションと同じです。 計算が間違っているかどうか、またこのデータがグラフィックカードから画面にどのように転送されるかを説明してください。グラフィックカードと画面の間のバスの幅はどれくらいですか？ディスプレイがピクセルをどのように保存するかを簡単に説明してください。レジスタをシフトしますか？キャッシュ？

61 communication  display  bus  graphics 

ここでマザーボードアーキテクチャを見つけました。 これは、マザーボードの典型的なレイアウトのようです。編集：まあ、どうやらそれはもはや典型的ではありません。 CPUが1つのバスにしか接続しないのはなぜですか？そのフロントサイドバスは大きなボトルネックのようです。2つまたは3つのバスをCPUに直接接続する方が良いと思いませんか？ RAM用に1つ、グラフィックカード用に1つ、ハードドライブ、USBポート、その他すべてへの何らかのブリッジ用に1つのバスを想像します。このように分割した理由は、ハードドライブのデータレートがメモリに比べて遅いためです。 この方法で行うことについて非常に難しいことはありますか？既存の図にはすでに7つ以上のバスがあるため、コストがどのようになるかわかりません。実際、より多くの直通バスを使用することで、バスの合計数を減らし、場合によっては橋の1つを減らすこともできます。 これで何か問題がありますか？どこかに大きな欠点はありますか？私が考えることができる唯一のことは、おそらくCPUとカーネルのより複雑さです。これは、このボトルネックバスアーキテクチャが、物事があまり洗練されておらず、標準化のために設計が同じままであった昔のやり方だと思うようにします。 編集：ウォッチドッグモニターについて言及するのを忘れました。私はいくつかの図でそれを見たことを知っています。おそらく、ボトルネックバスは、ウォッチドッグがすべてを監視しやすくするでしょう。それは何か関係があるのでしょうか？

24 cpu  computer-architecture  computers  bus  processor 

Altiumとマルチシートプロジェクトをしばらく使用しています。私の最新のプロジェクトには多くの信号が関係しているので、多くのラベル、ポート、バスを使用して物事を整頓しようとしています。 したがって、マイクロコントローラーシートから有効にする必要のあるものに行く有効信号用のバスがあります。故障状態、電流検知などについても同様です。 私は異なるバスに同じ4つを持っています。現在、Altiumは、ポート側のすべてのNETラベルがフローティングであると言い続けています。これについては何もできません。考えられるすべてを試しましたが、それでも20個のフローティングネットがあります。次の写真では、私が作成したマルチシート接続を見ることができます。センサーシートの繰り返し、8つすべてがバスに接続され、バスがマイクロコントローラーに接続されています。 だから、私は本当に何も浮かんでいないが、Altiumはまだそれをそのように見ている。何故ですか？

11 schematics  wiring  altium  bus 

私はOMAP Linux SPIマスターが6つのSPIスレーブペリフェラル（5x A / Dコンバーターと単一の磁力計）と相互作用するプロジェクトに取り組んでいます。 SPIクロック周波数を設定でき、50 kHz、100 kHz、1 MHzで実験しました。 SPIマスターとすべての周辺機器からの長さを示す配線/ボード図を添付しました。私の実験の場合、マスターから離れたSPIバス長（すべてのワイヤー長）は約970mmです。 私が見つけた問題は、バスに他の周辺機器を追加すると、1つの周辺機器との通信が失敗することです。バスの反対側にある磁力計への通信が通過しても、磁力計ハーネススタブが取り外されてからA / Dセクションに戻るまで、反対側のA / Dコンバーターとの通信は失敗します。 ここでいくつか読んだことがあります： SPIバス終了の考慮事項 とここ： 短距離のボード間通信 RC LPFを任意の駆動ノードの近くに配置することをお勧めします。そのため、マスター側のSCLKとMOSI、および各6x MISO / SOMI信号。47pF / 27R RCネットワークを使用してUSBに対して同様のアプローチが行われるのを見てきました。私の意図は、鋭いエッジの高速〜100nsecのエッジ遷移を減らすために私の回路でこれを試すことです。 これは、RC LPFを追加するためにここで実行している正しい手順ですか？これは本当に揺れているようです、もっと良い練習はありますか？TIのアプリノートで、バス距離を長くするためのSPIの拡張について説明しましたが、これは適切な解決策ですか、それとも高速エッジ遷移による高周波高調波の問題の1つですか？ http://www.ti.com/lit/an/slyt441/slyt441.pdf ありがとう、ニック

10 spi  bus  signal-integrity 

私は通信システムで使用されるバスを研究しています。ウィキペディアで読んだことから、 「コンピューターアーキテクチャでは、バス（ラテン語のオムニバスから、「すべて」を意味する）は、コンピューター内のコンポーネント間またはコンピューター間でデータを転送する通信システムです。この表現は、関連するすべてのハードウェアコンポーネント（ワイヤー、光ファイバーなど）をカバーします。）およびソフトウェア（通信プロトコルを含む）。」 それはワイヤーとバスの両方が同じものであることを意味しますか？そもそもバスが通常のワイヤーとはまったく異なる機能は何ですか？

9 communication  bus  digital-communications 

私はアルティウムの初心者です。8本のワイヤーを接続しようとしていますが、バスを使用しています。Altiumのウェブページでこれを読みましたが、必要な方法でバスを接続する方法についてはあまり説明していません。このように接続したい： ピン数が両側で一致しないことは知っていますが、それが私の考えです。可能であれば、ポートまたはネットラベルとバスを接続したいと思います。私はこの方法を試しました： しかし、PCBデザインにインポートするときに接続されていません。これを行う正しい方法はどうですか？

9 schematics  bus  altium 

Altium Designer 14.3で、2つの16ビットバスを32ビットバスにマージしようとしています。入力バスの1つが出力バスの下位16ビットになり、もう1つが出力バスの上位16ビットになります。以下は、私が試みた方法の画像です。 ドキュメントをコンパイルしようとすると、次のエラーが表示されますDuplicate Net Names Bus Slice \Y[31..0]。Altiumが\Yネットを再定義しようとしていると思っているのはわかりますが、2つのバスをマージして、別々の2つのバスのすべてのピンを切り離して、それらをマージする以外に良い方法はありません。これがFPGA HDL回路図である場合の設計方法です。 どうすればよいですか？

9 schematics  altium  bus 

LINバスでデータシートを読んでいますが、CANでも同じ用語が使用されているようです。 「劣性」と「優性」は何を意味しますか。たとえば、http：//hw-server.com/products/rs_optika/prevodniky_optika.htmlはどうでしょうか。 これらの用語を「低」と「高」、または0と1にどのように関連付けますか？

9 digital-logic  can  bus 

長距離（30〜40メートル）でI²C/ I2C / TWIを実行する必要があるプロジェクトがあります。私が想定しているような長いラインの静電容量の影響を軽減するために、クロックレートを500 Hz前後のどこかに下げることを提案している人を見かけましたか？私が使用しているコンポーネントには、少なくとも標準の100 kHzクロックレートが必要です。さらに調査を行ったところ、別の質問への回答の中から、P82B96レベルシフターを使用することを提案しました。データシート：彼らはさらに100メートルライン上でそれらを使用する例を与える 私が通ってレベルシフトする別の方法に遭遇してきたadafruitからブレークアウトボードいずれかの（2つだけプルアップ抵抗を有するMOSFET（bss138）であり、両側/電圧）。彼らはからアイデアを得ましたNXP（AN10441）のアプリケーションノート、およびそこにある2つのチャネルは次のように使用できます。 今私は疑問に思います：どの解決策が最善ですか？または私が見落としているものはありますか？また、良好な接続を確保するには5Vで十分ですか？12Vのようなさらに高い電圧を使用する利点はありますか？

9 i2c  bus 

Rs485と通信するボードがいくつかあります。彼らは持っているATMegaようなシリーズのマイクロコントローラをatmega168pかatmega8。各ボードはいつでもデータを自由に送信でき、私はModbusの使用につながる制限があります。ボードの数は5〜10の範囲で指定できます。 私の問題は次のとおりです。ボードは、UARTラインが自由にデータを送信できるかどうかを確認し、バスがビジーであることを検出した場合、バスが空くまで待ってから独自のデータを送信できますか？ 自動または手動で変更し、他のボードに回線がビジーであることを検出させる特別なフラグまたはレジスタはありますか？

8 atmega  uart  rs485  bus 

8線バスchselect[7..0]です。また、4つの繰り返しサブシートがあり、それぞれに2つの入力CSAbとがありCSBbます。これらの入力CSAb_0, CSBb_0, CSAb_1, CSBb_1,...,CSBb_3は、アンダースコアの後の数字が、繰り返されるサブシートのインスタンスを示す場所として示します。 このようにバスを接続したい： chselect[0] --> CSAb_0 chselect[1] --> CSBb_0 chselect[2] --> CSAb_1 chselect[3] --> CSBb_1 chselect[4] --> CSAb_2 chselect[5] --> CSBb_2 chselect[6] --> CSAb_3 chselect[7] --> CSBb_3 これがアルティウムでの私の試みです これは正しいですか、および/またはベストプラクティスと一致していますか？ Altiumフォーラムでも質問しました。

8 altium  bus 

64ビットデータバスを備えた、すでに機能している大規模なFPGAデザインの改善とクリーンアップに取り組んでいます。出てきた質問の一つは、 「すべてのバスをAXI4Lite / APBに移行する必要がありますか、それともそのままにしておく必要がありますか？」 AXI4LiteとAPBがあります。 チームAXI4Liteのメンバーは、多くのサードパーティFPGA IPブロックがAXIバスを使用していると主張しています。反対側の同僚は、APBバスはより少ないリソース（FFおよびLUT）を使用する可能性があることを示唆しています-私はそれを確認できませんでした。 私は1つを選ぶ側にいて、それにこだわります。 どちらを選ぶかにはどのような理由がありますか？1つのバスが他のバスよりも多くのリソースを必要とするシナリオはありますか？どちらかに移行する強い理由はありますか？

8 fpga  vhdl  interface  hardware  bus 

PCIeドライバーを実装しています。割り込みを有効または無効にすることができるレベル、または割り込みを有効にする必要があるレベルを理解したいと思います。OSは、どのプラットフォームにも関連していると想定しているので、意図的に指定していません。レベルとは、次のことを意味します。 OS固有の割り込み処理フレームワーク 割り込みは、PCI / PCIe構成スペースレジスタ（COMMANDレジスタなど）で無効または有効にできます。 割り込みもデバイスレベルでマスクできます。たとえば、ホストに対して特定の割り込みをトリガーしないようにデバイスを構成できます。 PCIeで使用されている割り込みタイプ（INTxエミュレーション、MSIまたはMSI-X）は、ホストOSに配信する必要があることを理解しています。 だから私の質問は-実際にはすべてのレイヤーで割り込みを有効または無効にする必要があるのですか、それともハードウェアに最も近い、たとえば関連するPCIレジスタでのみ十分ですか？

8 interrupts  bus  pcie 

私の質問は、特定のバスまたはラインと、私がそれに置くべき終端についてではありません。 バスによっては、CANのような終端抵抗やメモリのアドレス/データが必要なことを知っています。 私がよく理解していれば、これらの抵抗は信号の反射を避けるために必要です。 私の質問は： 終端抵抗は反射を避けるためだけに必要ですか？ 反射につながる電気的現象は何ですか？抵抗がない場合、信号に反射があるのはなぜですか？ 抵抗器の値は、バスの長さまたはバスの周波数に依存しますか？ 抵抗が反射目的である場合、抵抗を追加することによって反射を破壊する現象は何ですか？ 終端抵抗が並列で必要な場合と直列で必要な場合があるのはなぜですか？

8 resistors  signal-integrity  bus  reflection 

前書き USBはかなり長い間使用されており、自動車、船舶、宇宙産業でもある程度広く使用されています。ただし、特定の通信方法は、以下の点で他の方法より信頼性があります。 ホット冗長の可能性 他の接続（サージ、短絡、誤動作[データ、電圧レベル、タイミング...] ...）またはハブ/スイッチ自体の障害に対する接続機器の保護 障害が発生するまでの平均時間（「フリーズ」またはハードウェア障害） 検出と修正（再送信が必要な場合があります）はプロトコルライブラリ/スタックによって処理されるため、通常、エラー率はそれほど重要ではありません。 質問 USBハブに基づくシステム（デイジーチェーンであるかどうかに関係なく、16ポートなど）の信頼性を知りたいのですが。一般的に問題が発生する可能性のあるもの、およびシングルポイント障害の拡大を防止するために何ができるか（保護/トポロジー...） 特定の問題 作業中の特定の機器について、16台のデバイスをプライマリPCと冗長PCの両方に接続する必要があります（他のPCがクラッシュした場合に引き継ぎます）。デバイスの75％はイーサネットとUSBの両方を備えており、25％はUSBのみです。信頼性を最大化するには、USBを単独で使用するか、両方を使用してすべてを簡素化する必要があります（信頼性も向上する可能性があります）。USBの場合、2台のコンピューター間の切り替えは手動スイッチを使用して行われます。 説明のために、私が検討しているハブはこれよりも小さく、350 W未満のサージを処理しますが、分離されていないようです。「工業用」という言葉を使いすぎているので、デイジーチェーン接続された7つのポートに切り替えます。接続されている機器は、一連の産業用PID温度コントローラー、UPS、および精密温度計です。ただし、この質問はより一般的なものです。

8 usb  bus  reliability