Altium Designerでのバスのマージ/連結

Altium Designer 14.3で、2つの16ビットバスを32ビットバスにマージしようとしています。入力バスの1つが出力バスの下位16ビットになり、もう1つが出力バスの上位16ビットになります。以下は、私が試みた方法の画像です。

ドキュメントをコンパイルしようとすると、次のエラーが表示されますDuplicate Net Names Bus Slice \Y[31..0]。Altiumが\Yネットを再定義しようとしていると思っているのはわかりますが、2つのバスをマージして、別々の2つのバスのすべてのピンを切り離して、それらをマージする以外に良い方法はありません。これがFPGA HDL回路図である場合の設計方法です。

どうすればよいですか？

同じ問題に遭遇しましたが、ポート名と一致しないようにサブシートのローカルネット名を変更することで解決しました。以下は私がしたことの例です：