タグ付けされた質問 「verilog」

ロックされています。この質問とその回答はロックされています。なぜなら、質問はトピックから外れていますが、歴史的に重要だからです。現在、新しい回答や相互作用を受け入れていません。 最初の大学のデジタルロジックデザインコースを修了して2週間です。最終的なプロジェクトはなく、退屈な期末試験です。 それで、好奇心旺盛な学生がするように、私は実際にFPGAが何であるか、そしてクラスでスプーンで供給されていたものを調べました。そして、簡単なFPGAプロジェクトを完成させることにしました。私はBasys2 Spartan-3E FPGAを使用しており、デジタルロジックとISEを使用してロジックゲートを押し広げていますが、VHDL / Verilogはわかりません（簡単にピックアップできると思います）。 初心者のためのプロジェクトのアイデアはありますか？私は多くの実験室でのデモンストレーションを行いましたが、それほど凝ったものはありません。

11 fpga  design  vhdl  verilog 

ソフトウェアについては、本「Design Patterns」はソフトウェアで一般的なことを行うための一連のパターンであり、ソフトウェアの専門家が作成する必要があるコンポーネントのいくつかを説明するための一般的な用語を提供します。 そのような本またはリソースは、一般的に合成可能なRTLまたはRTL用に存在しますか？一般的な落とし穴、設計のトレードオフ、デッドロックの考慮事項、インターフェース設計などです。

11 vhdl  verilog  best-practice 

次のような式について考えてみます。 assign x = func(A) ^ func(B); funcの出力は32ビット幅で、xは16ビットのワイヤです。結果のxorの最下位16ビットのみを割り当てます。 上記のコードはすでにそれを実行していますが、警告も生成します。「明白な」アプローチは機能しません。 assign x = (func(A) ^ func(B))[15:0]; // error: '[' is unexpected

11 verilog 

私はいくつかのverilogコードを分析していて、次のようなものを見つけました wire z = |a & b; シミュレーション中、コードは次のように動作します wire z = a & b; |（パイプ）シンボルの意味は何だろうと思っていましたか？シミュレーション/合成に影響はありますか？

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私はVerilogを初めて使用するので、2つの数値を比較する方法を学びたいと思います。たとえば、パラメーターまたはreg（たとえばa）を数値2（2'b10）と比較してみましょう。これはVerilogでどのように記述されますか？

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私はVerilogとQuartus IIを使用してアルテラのCyclone IVをプログラミングしています。私のデザインでは、クロックの両方のエッジを使用して、50％のデューティサイクルで奇数の係数でクロックを分周できるようにしたいと考えています。これが私のコードのスニペットです： always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end else begin fixed_clock <= fixed_clock_next; divider_dummy <= divider_dummy_next; end end これをコンパイルすると、Quartus IIは次のエラーをスローします。 Verilog HDLは常にadc_clocking.v（83）でエラーを構成します：イベント制御は変数 "low_jitter_clock_i"のポジティブエッジとネガティブエッジの両方をテストできません デザインで特定のクロックのポジティブエッジとネガティブエッジの両方を使用するにはどうすればよいですか。

10 fpga  verilog  intel-fpga 

私のHDLコンパイラ（Quartus II）はタイミングレポートを生成します。その中で、ノードには「クロックスキュー」列があります。私が見つけたクロックスキューの唯一の定義は、TimeQuestのドキュメント（7-24ページを参照）にあります。 クロック間の転送でクロックの不確実性またはスキューを手動で指定するには、set_clock_uncertaintyコマンドを使用します。 それで、スキューが「不確実性」である場合、クロックスキューのいくつかが負になるのはなぜですか（例：-0.048）？正確にはクロックスキューとは何ですか？

10 fpga  verilog  clock  intel-fpga 

閉まっている。この質問はトピックから外れています。現在、回答を受け付けていません。 この質問を改善してみませんか？ 電気工学スタック交換のトピックになるように質問を更新します。 5年前休業。 LTSPICEやTINA、WinSPICEなどの無料のSPICEおよびVerilogシミュレータがたくさんあります。また、いくつかのVerilogシミュレータもあります。しかし、私は無料のVerilogAシミュレーターを探しています。誰か知っていますか？

10 verilog  development-tools  simulation 

RTLコードとビヘイビアーVerilogコードの違いは何ですか？これら2つのレベルのデザイン間に明確な境界がありますか？

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Verilog RTLを一般的なゲートネットリストに変換できる無料またはオープンソースの合成ツールはありますか？（一般的なNAND、NOR、XOR、Dフロップ/レジスタなどで構成されています。最適化は不要です。）完全な言語ではない場合、RTLの「有用な」サブセット（Verilogゲートレベルのネットリストを超えたもの）はどうでしょうか。

10 verilog  synthesis 

プロジェクトにPIC12F675を使用していますが、1つの点を除いてすべて正常に動作します。GP4はデジタルIOとして機能しません。設定とコードをよく見てきましたが、何も見つかりませんでした。 構成： #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma config MCLRE = OFF #pragma config BOREN = ON #pragma config CP = OFF #pragma config CPD = OFF コード： #include <xc.h> #include <math.h> #include "config.h" #define _XTAL_FREQ 4000000 void delay(unsigned int …

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私は現在、既存の命令セットのプロセッサを実装する大学のプロジェクトに参加しています。プロジェクトの終わりまでに、このデザインを合成してFPGAで実行できるようになるはずです。これまでのところすべてが順調に進んでおり、数日前にVerilog HDLでデザインをインプリメントし始め、非常にシンプルなバージョンが機能しました。さて、問題：私は何年もハードウェア設計に携わってきた何人かの人々と連絡を取り、さらに先に進む前に、実装にSystemCの使用に移るべきだと提案しました。これが私の考えだったので、今、私は非常に混乱しました： Verilog-> HDL言語としては、ハードウェアデザインをターゲットにしています。構造的および動作的なVerilogのようないくつかのレベルの抽象化がありますが、デザインのRTLを指定する非常にきちんとした形式です。選択したFPGAに応じて、さまざまなツールを使用して確実に合成できます（私の場合、ザイリンクスVivado 2014およびZynqボードを使用しています）。欠点としては、プレーンなVerilogは検証に十分な抽象化を提供していないため、System Verilogのようなものがあります。 SystemC->これは、C ++で時間の概念を効果的に導入し、イベント駆動型シミュレーションを実行できるようにするC ++クラスライブラリです。明らかに、これはどのHDLよりもはるかに高レベルであり、ここにあるものははるかに迅速に実装できます。これにより、検証やシミュレーターの実装などに非常に適したツールになり、実際に製造する前にドライバーがチップ用のドライバーやモノの設計を開始できるようになります。どうやら、合成可能なSystemCのサブセットもあり（ザイリンクスVivadoでもこれが可能だと思います）、場合によっては、SystemCを使用して、より高度な抽象化が便利な非常に大規模なシステムを設計できます。 だから、私の質問は： systemCとVerilog（または必要に応じてHDL言語）の概念は正しいですか？ SystemCとVerilogはいつ使用する必要がありますか？ Verilogでも、基本的にコードの合成方法に関する制約を大幅に減らしているため、多くの動作コードを使用すると、実装の重要なセクションで少し問題が発生する可能性があると言われています。より高いレベルの抽象化では、これは問題ではないでしょうか？つまり、systemCを使用すると、非常に遅く、電力を消費し、大きなデザインになる可能性があります... SystemCを提案した人は、私が「アーキテクチャの調査」をしているように見えると述べ、それが彼がVerilogを好む理由です。どういう意味ですか？アーキテクチャは通常、命令セットとマイクロアーキテクチャを参照し、命令セットの実装を参照するという印象を受けました（マイクロアーキテクチャは、命令を実行する実際のRTLです）。それで、アーキテクチャの調査は、命令セットがどれほど実行可能かを確認するためにプロセッサを実装していると彼が考えていることを意味するのでしょうか？ 彼は、SystemCを使用することについての議論は、HDLよりも高いレベルの抽象化であるため、はるかに簡単であると述べました。彼はまた、デザインのタイミングを正しくする方が簡単だと主張しました。これはどの程度本当ですか？ 助けていただければ幸いです。私は少し混乱しており、これについてオンラインで明確な情報を得るのが難しいと感じています。ありがとう！

9 verilog  vhdl  design  hdl  systemc 

verilogにパラメーター化されたモジュールがあります。パラメーターはクロックレートとリフレッシュレートであり、繰り返し操作のインスタンス間に挿入された非アクティブのサイクル数を計算するために使用されます。ただし、達成できないパラメーターを設定するのは非常に簡単であり（操作にはかなりの時間がかかるため、繰り返しが完了する前に繰り返す必要があるため）、現時点では設計からフィードバックがありません。これについて。 条件が満たされない場合（つまり、1つのlocalparamが別のlocalparamより小さい場合）、合成（またはシミュレーションの前のコンパイル）中にエラーをトリガーできる方法があるかどうか疑問に思いました。おそらく、人気のあるC / C ++コンパイル時アサートハックに相当するものです。

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どのブロックが他のどのブロックに接続されているかを示す特定のVerilogモジュール階層の回路図を作成したいと思います。Novas / SpringsoftのDebussy / Verdi nschemaツール、またはRTLにグラフィカルなデザインブラウザーを提供する多くのEDAツールのいずれかによく似ています。 verilogまたはvhdlの定義から、または他のテキストベースの入力形式からプログラムで回路図を描画するために利用できるツール領域は何ですか？

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会社によって肩書きの定義が異なることは承知していますが、一般的に「論理設計」は「デジタル回路設計」と同じものですか？

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