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違いは何である>>と>>>のverilog /システムのverilogでは？==1と0のみを===テストし、1、0、X、Z をテストすることを知っています。シフト演算子とどのように似ていますか？

8 verilog  system-verilog  data-operator 

RTLコードで宣言された遅延は決して合成できないことを常に読んでいます。これらはシミュレーションのみを目的としており、最新の合成ツールはコード内の遅延宣言を無視します。 例：合成ツールによってx = #10 y;考慮さx = y;れます。 ハードウェア記述言語（VHDL、Verilog、Sytem-Verilogなど）の遅延宣言を合成できない理由は何ですか。

8 verilog  vlsi  system-verilog  asic 

Verilogを作成するとき、エラーや警告を表示するさまざまな「リンター」を使用します。これらは、リンター（Verilator）とともに、私のシミュレーター（ModelSim）、私のコンパイラー（Quartus II）です。まとめると、バスサイズの不一致や推論されたラッチなど、よくある落とし穴を十分にカバーできます。 残念ながら、3つのツールはいずれも、リセットされていないレジスタを検出しません。私の意味を理解するには、次のことを考慮してください。 reg a; reg b; always @(posedge clk_i or posedge rst_i) begin if(rst_i) begin a <= 1'b0; // Reset a // Ooops, forgot to reset b end else begin // Do stuff with a and b end end リセットされていないレジスタをツールで自動的に検出するにはどうすればよいですか？

8 fpga  verilog 

ザイリンクスCoolrunner IIの34個のマクロセルを消費するプロジェクトがあります。私はエラーに気づき、これを追跡しました： assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 : 3'b111; assign llever = LL[0] ? 3'b000 : LL[1] ? 3'b001 : LL[2] ? 3'b010 : LL[3] …

8 verilog  xilinx  programmable-logic 

alwaysつまり、Verilog ステートメント、 always @(/* condition */) /* block of code */ 満足するblock of codeたびに実行しconditionます。このようなalwaysブロックはどのようにハードウェアに実装されますか？

8 verilog