一般的な無料のVerilog合成ツール？

Verilog RTLを一般的なゲートネットリストに変換できる無料またはオープンソースの合成ツールはありますか？（一般的なNAND、NOR、XOR、Dフロップ/レジスタなどで構成されています。最適化は不要です。）完全な言語ではない場合、RTLの「有用な」サブセット（Verilogゲートレベルのネットリストを超えたもの）はどうでしょうか。

Yosysはまさにあなたが望むことをし、Verilog-2005の大部分をサポートします。Yosysで合成できる例については、https：//github.com/cliffordwolf/yosys-bigsim/の* / rtl /ディレクトリをご覧ください。

開示：私はYosysの作者です。

非常に便利なOSSツールであるIcarus Verilogには、シミュレーターさえあります。 http://iverilog.icarus.com/

そのVerilogシミュレーションおよび合成ツール。コンパイラとして動作し、Verilog（IEEE-1364）で記述されたソースコードをいくつかのターゲットフォーマットにコンパイルします。バッチシミュレーションの場合、コンパイラはvvpアセンブリと呼ばれる中間形式を生成できます。合成の場合、コンパイラは目的の形式でネットリストを生成します。適切なコンパイラは、IEEE標準IEEE Std 1364-2005に基づいて記述された設計記述を解析および精巧化することを目的としています。

Icarus Verilogは進行中の作業であり、言語標準も静止していないため、おそらく常にそうなります。それはあるべき姿です。ただし、私は随時安定版リリースを作成し、これらの安定版リリースに表示される機能を撤回しないように努めます。

主要な移植ターゲットはLinuxですが、同様の多くのオペレーティングシステムで正常に動作します。さまざまなターゲットのために、さまざまな人々が安定版リリースのコンパイル済みバイナリを提供しています。これらのリリースはボランティアによって移植されているため、利用可能なバイナリはパッケージ化に時間をかける人によって異なります。Icarus Verilogは、コマンドラインツールとしてそのその他のオペレーティングシステムに移植されており、コンパイラーを使用していないユーザー向けのインストーラーがあります。安定版リリースのコンパイル済みのバイナリもありますが、無料のツールで完全にコンパイルすることもできます。

あなたのニーズはHDLアナライザーとネットリストアーキテクト（HANA）によって最もよく満たされると思います：https : //sourceforge.net/projects/sim-sim/files /これは、ほぼすべてのVerilog 1995-2001構造をサポートしています。これは、Verilog形式の汎用ゲートの観点から出力を生成します。また、マッピングするテクノロジーライブラリを指定することもできます。独自のライブラリ形式があります。