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これがANDゲートの標準である理由 代わりに2つのFETと抵抗で作成できる場合

41 transistors  logic-gates  computer-architecture 

私が理解しているように、バッファゲートはNOTゲートの反対であり、入力を変更しません： しかし、私は時々回路で使用されるバッファゲートICを見ます、そして、経験の浅い目では彼らはまったく何もしないようです。たとえば、最近、エミッタフォロワの出力で使用される非反転バッファゲートを見ました。 それでは、いつ彼らの回路でバッファICを使用する必要がありますか？前述の回路図のゲートの目的は何ですか？

34 logic-gates  buffer 

4x2：1バススイッチのデータシートで上記の回路図を見つけました。その三角形のシンボルの正確なS意味は何ですか？NOTゲートのように見えますが、3番目の足は私を混乱させています。

27 switches  logic-gates 

MC74VHC1G08のデータシートを見ると、機能セクションの下にが記載されていChip Complexity: FETs = 62ます。 このICに62個のトランジスタが必要なのに、ANDゲートは6個のトランジスタだけで作成できるのはなぜですか 使用されている他の56個のトランジスタは何ですか？私の推測では、何らかの保護回路になりますが、よくわかりません。

24 digital-logic  integrated-circuit  logic-gates  fet 

ゲートではなく、0（Off）入力を取得すると、1（On）出力を生成します。そして、1（オン）入力を取得すると、0（オフ）出力を返します。 さて、もし出力をnot-gateの入力に戻すことができたら、どうなりますか？ゲートが1入力を取得している場合、0-出力を提供しており、0入力を取得している場合、1出力を提供しています。 状況は、「自己矛盾」の物理モデル（自己偽）の ように聞こえます（発熱に襲われた子供のバートランドラッセルが、弟に4月にだまされるのを待って、考えられるすべてのトリックに備えて、バートランドラッセルの兄は「ノー・アプリル・フール」を行うことでバートランドをエイプリルフールにしました;そして、バートランドの兄弟がエイプリルフールのトリックを使用する場合、バートランドはエイプリルフールにならないでしょう。 4月にだまされた彼の兄弟）。 さて、NOTゲートと呼ばれる実際のハードウェアの場合、何が起こるでしょうか？ 私は可能性を想定しています。 ゲートは常に0（オフ）-outputのままです。 ゲートは常に1（on）-outputのままです。 ゲートは「PULSATING」になります。1回出力されます。次の瞬間に、その1（on）信号を受信した後、ゼロ（off）信号を出力し、サイクルが繰り返し実行されます。この振動の周波数は、回路コンポーネントの物理的特性に依存します。 回路は（何らかの異常電流、過熱などにより）損傷を受け、すぐに永久に動作を停止します。 これらの仮定の中で何かが起こりますか？ PS。私は学生時代からこの問題について考えていますが、それでも、回路内にゲートのないものを組み立てる方法、購入できる場所からなどを知りません。私はまだ実験的にテストできませんでした。

24 digital-logic  logic-gates  boolean-algebra 

考慮してください： これがどのように機能するかは頭の中で意味がありません。カソードからアノードに通常のダイオードを介して電流を流し、両方が1の場合にANDを表すことはどのように可能ですか？

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レトロコンピューティングの楽しみのためにZ80自作コンピューターを構築し、電子設計の基礎を学ぼうとしています。概念実証のために、私は前の週にブレッドボード上に基本的なシステムをすでに組み立てました。 現在のプロトタイプは非常に単純です。Iは、システムクロックとして74HCT04ピアス発振器によって駆動される4 MHzの水晶を用い、透過モード（中の2つの74HCT573ラッチLE16ビットアドレスバスのためのバッファとして高い）により制御反対方向にさらに2 74HCT573 RDとNOT RD双方向データとしてバスバッファ。私は、添付の100nsの AT28C256 EEPROM（のみ16 KiBのがデコードさ）および2つの150ナノ秒のシステムバスに8 KiBのSRAMチップ。74HCT42を使用してCS信号を生成しOE、EEPROMをLow WEからHighにハードワイヤードし、EEPROM を制御するCS信号を1つだけ残しました。 ブレッドボード上のすべてがうるさいですが、すべてのステージを完了した後、システムは完全に動作しているように見えました。今では、EEPROMから命令をフェッチSRAMへ/からデータを読み取り、書き込み、およびそれは別のラッチ74HCT573から作られたシリアルポートを持っている、ことができますD0に接続されているD0、LEある(NOT (IOREQ NAND WR))、出力から出てくるQ1だけで一つの出力ポート、つまり、 adrressデコードロジックなし。CPU / RAMを多用するベンチマークプログラムを作成しましたが、コンピューターは期待どおりの結果を出力できます。Memdumpsは、Z80がEEPROMからすべてのバイトを正しく読み取ることができるため、すべてが機能していることも示しました。 しかしD0、データバスのピンをプローブしようとすると、論理1の出力に奇妙な「ノッチ」が見られました。 そしてCS、EEPROM の信号がアクティブになった直後に、いくつかの論理1で常に表示されるようです。たとえば、青色のEEPROM CS信号に重畳された奇妙なノッチのキャプチャです。 問題を切り分けようとしたので、SRAMのすべてのCSピンをHIGHに固定し、システムから効果的に削除し、メモリアクセスのない単純なテストプログラムを作成しました。 .org 0x00 di xor a loop: out (0x00), a inc a jp loop しかし、問題は依然として変わらず、奇妙な「ノッチ」でいつものために表示されるいくつかの論理1S、直後にMEMRQ（それが今、基本的にワンチップだから）、および/またはCS（青）はローになります。 SRAMのすべてのCSピンはHIGHであるため、システムにはほとんどメモリとしてAT28C256 EEPROMチップ、出力ポートとしてラッチがあります。システムには、DMA要求中にEEPROMをオンザフライで再プログラムするAtmega328pで作られたインシステムプログラマもありますが、プログラマのすべてのデータとアドレス出力をトライステートにしたので、それが原因ではないと思います。プログラマーを追加する前からノッチを見てきました。 そのため、オペコードフェッチサイクル中に「ノッチ」を作成する必要があります。彼らは何ですか？ 私にはいくつかの仮説があります： 問題はありません。これはブレッドボードのシグナルインテグリティが悪いために発生したもので、適切に設計され、適切に分離されたPCBでは自動的に消えます。ブレッドボードには、インピーダンス不整合、反射、寄生容量、クロストーク、EMI / RFIなど、あらゆる種類の信号整合性の問題があります。ボード上を走る長いバスワイヤは、問題をある程度悪化させる可能性があります。 もしそうなら、「ノッチ」の性質を説明できますか？この現象はEEに名前がありますか？私は以前に多くのオーバーシュートとリンギングを見ましたが、「ノッチ」を見たことはありません。そして、なぜ私はいくつかの論理レベルでのみそれを見るのですか？ タイミング。EEPROM出力または他の論理回路の短い「整定時間」がバスにこの奇妙な効果を引き起こしている可能性はありますか？ 扇形に広がります。おそらく長いバスには大量の電流が流れ、静電容量が大きいため、EEPROM出力はバスを高く駆動するのに苦労していましたか？おそらく、オシロスコープのプローブもバスに負荷をかけていますか？ バスの競合、または何かがデータバスをプルする原因となった他の論理エラー。ありそうもないと思う？バス上の他のコンポーネントは分離されており、単一のAT28C256 EEPROMまたはラッチがこれを行う方法を確認できませんでした。しかし、配線エラーやブレッドボードの隠れた内部短絡のために、それはまだ可能だと思います。 …

15 embedded  logic-gates  signal-integrity  timing  z80 

これがバッファである場合、単一のパッケージでそのゲートの可用性が向上することを別にして、なぜANDゲートを使用しますか？これは、アナログデバイスのSHARC評価ボード上にあります。

15 logic-gates  buffer 

試験で解決できなかった質問があります： 4ビットの数字を受信して​​いるデジタル論理回路を構築しtrue、数字が0である場合に返すか、7または14。私は一つだけ有するXORゲート（2つの入力）、1 NOR（3つの入力）、1 NAND（2つの入力）と1つの3対8デコーダ。 その質問は解決不可能だと思います。それを実現できる組み合わせは見つかりませんでした。それを解決する方法はありますか？

14 digital-logic  circuit-analysis  logic-gates  boolean-algebra 

私はあまり電気の人間ではありませんが、それについてのアイデアを得ようとしているので、微積分学と数学論理の強力な基礎を持つ大学レベルの電気物理学以外の背景はほとんどないことに留意してください。私はあなたが論理ゲートで作ることができるものについて学んでいて、加算器に出くわしました。答えを見る前に試してみたいので、自分の加算器を思いついた。私の加算器と私が読んでいる本の加算器の唯一の違いは、加算器の最後にキャリーアウトワイヤ用のORゲートがあることです。2本のワイヤを1つにまとめることはORゲートと同じです。電気が入っていない場合はノードから電気が流れず、一方または両方のソースから電気が入っている場合はノードから電気が流れます。 。 私の質問は次のとおりです。2本のワイヤをまとめることと、適切なORゲートを作成することの違いは何ですか？ 私の推測では、3ノード/ ORゲートからの出力ワイヤ上の電気量（電流？）と関係があると思われますが、回路についての私の理解は少し錆びています。ご協力いただきありがとうございます！ この回路のシミュレーション – CircuitLabを使用して作成された回路図

14 logic-gates 

数日前、デジタルロジックでブールOR演算子としてシンボルの+代わりにvシンボルを使用するのが一般的である理由について質問されました。 彼の議論は、+一般的な使用法/コンテキストからANDとして解釈される可能性が高いため、OR に使用するのはまったく直観に反するということでした。 Wikiから：論理および数学で、または（包括的）分離および交代とも呼ばれる、真理関数演算子です。この演算子を表す論理接続詞は「or」とも呼ばれ、通常はvor として記述され+ます。 私はいくつかの研究を行い、vサインの起源を思いつきました。「or」を意味するラテン語「vel」に由来します。 紛らわしい性質に追加されることの1つは、+歴史的な観点から「と」を意味します。これとこれによると、ラテン語の「et」（および「and」）のプラス記号に似た略語として1360年頃に発明されました。 ただし、+ブール代数で誰が思いついたのか、なぜvデジタル論理/エンジニアリングのコンテキストよりも好まれているのか、私には手がかりがありません。

14 digital-logic  logic-gates  boolean-algebra 

ORゲートを構築するときにトランジスタを使用する必要があるのはなぜですか？2つの入力を結合して出力を読み取るだけで、トランジスタなしで同じ結果を達成することはできませんか？

13 transistors  digital-logic  logic-gates 

知らない人のために、レースハザード定理（RHT）は次のように述べています。 A x B + A 'x C = A x B + A' x C + B x C RHTの他の部分、時間遅延などについては理解していますが、上記の論理ステートメントが正しいはずなのかわかりません。誰かがこれを理解するのを手伝ってくれますか？

12 digital-logic  logic-gates  timing  race-condition 

何らかの理由でトランジスタの論理ゲートを理解し、問題を解決できましたが、何らかの理由で、ダイオードで構成された論理ゲートや論理ゲートを理解できません。誰かが回路解析を使って説明してくれるとありがたいです。

12 circuit-analysis  logic-gates 

私は単純な警報装置の構築を任されてきました。いくつかの入力を測定するだけで、出力はそれに応じて応答します（非常に簡単に言えば！）。私には、いくつかのディスクリートロジックゲートを使用すると仕事が完了するように見えましたが、同僚（私と一緒に作業していた）が代わりにプログラマブルロジックを使用することを決定しました。第一に、彼は私よりも年上であり、第二に、彼の主な主張は、プログラマブルデバイスが未来であり、未来を保証する製品を作りたいというものだったからです。 私の質問は、いくつかのディスクリートロジックゲートで簡単に実装できるデザインがある場合、ディスクリートロジックでデザインする価値はありますか？プログラマブルよりもそれらを使用する利点はありますか？または、プログラマブルロジックによって徐々に完全に段階的に廃止されますか？明確にするために、「私はこれが事実だと信じている」または「個人的にはこれだと思うが...」の答えは望んでいません。最近の家電製品でデザインする価値はありますか？

11 logic-gates  programmable-logic