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エレクトロニクスでロジックを実行できることを人々はどのように認識しましたか？最初の実現の逸話や記録はありますか？私は最初の「交響詩 "エウレカセ」の瞬間について疑問に思っています。

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ゲートではなく、0（Off）入力を取得すると、1（On）出力を生成します。そして、1（オン）入力を取得すると、0（オフ）出力を返します。 さて、もし出力をnot-gateの入力に戻すことができたら、どうなりますか？ゲートが1入力を取得している場合、0-出力を提供しており、0入力を取得している場合、1出力を提供しています。 状況は、「自己矛盾」の物理モデル（自己偽）の ように聞こえます（発熱に襲われた子供のバートランドラッセルが、弟に4月にだまされるのを待って、考えられるすべてのトリックに備えて、バートランドラッセルの兄は「ノー・アプリル・フール」を行うことでバートランドをエイプリルフールにしました;そして、バートランドの兄弟がエイプリルフールのトリックを使用する場合、バートランドはエイプリルフールにならないでしょう。 4月にだまされた彼の兄弟）。 さて、NOTゲートと呼ばれる実際のハードウェアの場合、何が起こるでしょうか？ 私は可能性を想定しています。 ゲートは常に0（オフ）-outputのままです。 ゲートは常に1（on）-outputのままです。 ゲートは「PULSATING」になります。1回出力されます。次の瞬間に、その1（on）信号を受信した後、ゼロ（off）信号を出力し、サイクルが繰り返し実行されます。この振動の周波数は、回路コンポーネントの物理的特性に依存します。 回路は（何らかの異常電流、過熱などにより）損傷を受け、すぐに永久に動作を停止します。 これらの仮定の中で何かが起こりますか？ PS。私は学生時代からこの問題について考えていますが、それでも、回路内にゲートのないものを組み立てる方法、購入できる場所からなどを知りません。私はまだ実験的にテストできませんでした。

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私は次の関数を持っています：f(x,y,z,w)=wx+yzf(x,y,z,w)=wx+yzf(x,y,z,w) = wx + yz その補関数は次のようになりました：f′(x,y,z,w)=w′y′+w′z′+x′y′+x′z′f′(x,y,z,w)=w′y′+w′z′+x′y′+x′z′f '(x,y,z,w) = w'y' + w'z' + x'y' + x'z' 私はそれを示さなければなり ません：f+f′=1f+f′=1f + f '=1が、どうすればいいのかわかりません。 互いに打ち消し合うものは何もないようです。 編集 示唆されたように、私は今、DeMorganの定理を使用して、これを見つけました： f+f′=wx+yz+(w+y)′+(w+z)′+(x+y)′+(y+z)′f+f′=wx+yz+(w+y)′+(w+z)′+(x+y)′+(y+z)′f + f' = wx+yz+(w+y)'+(w+z)'+(x+y)'+(y+z)' しかし、f + f ′ = 1の実現に私を近づけるものは何もないように思えます。f+f′=1f+f′=1f+f' = 1

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試験で解決できなかった質問があります： 4ビットの数字を受信して​​いるデジタル論理回路を構築しtrue、数字が0である場合に返すか、7または14。私は一つだけ有するXORゲート（2つの入力）、1 NOR（3つの入力）、1 NAND（2つの入力）と1つの3対8デコーダ。 その質問は解決不可能だと思います。それを実現できる組み合わせは見つかりませんでした。それを解決する方法はありますか？

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数日前、デジタルロジックでブールOR演算子としてシンボルの+代わりにvシンボルを使用するのが一般的である理由について質問されました。 彼の議論は、+一般的な使用法/コンテキストからANDとして解釈される可能性が高いため、OR に使用するのはまったく直観に反するということでした。 Wikiから：論理および数学で、または（包括的）分離および交代とも呼ばれる、真理関数演算子です。この演算子を表す論理接続詞は「or」とも呼ばれ、通常はvor として記述され+ます。 私はいくつかの研究を行い、vサインの起源を思いつきました。「or」を意味するラテン語「vel」に由来します。 紛らわしい性質に追加されることの1つは、+歴史的な観点から「と」を意味します。これとこれによると、ラテン語の「et」（および「and」）のプラス記号に似た略語として1360年頃に発明されました。 ただし、+ブール代数で誰が思いついたのか、なぜvデジタル論理/エンジニアリングのコンテキストよりも好まれているのか、私には手がかりがありません。

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NANDまたはNORゲートの最小数を決定するためのアルゴリズムはありますか 与えられた数の入力 補完された入力の可用性/利用不可 ブール式を実現するために必要ですか？最小限のKarnaughマップを介して、AND-OR形式を主要な含意者として取得できます（私が知る限り、Quine-McCluskeyアルゴリズムはそれらを決定論的に取得します）。同様の手法がNANDまたはNOR実装にも存在しますか？少なくとも、このような手法では、実際の図を見つけなくても、NAND / NORゲートの必要な最小数を決定する必要がありますか？ 主要な含意者にドモルガンの法則を適用することは、決定論的ではないようです。 A ⊕ B = A'B + AB' = ((A'B)'(AB')')' [5 NAND gates] A ⊕ B = (AB + A'B')' = ((ABAB+ABB') + (A'AB+A'B'))' = (AB(AB+B') + A'(AB+B'))' = ((AB+A')(AB+B'))' = (((AB)'A)'((AB)'B)')' [4 NAND gates by reusing (AB)']

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親切にしてください。電気工学でかなりよく知られているかもしれない工学の別の分野からの厄介で重要な質問があります。StackOverflowで同様の質問をしました 5つの入力と1つの出力の真理値表があるとします。Espressoアルゴリズム（たとえば、Logic Friday）を使用してテーブルを最小化し、効率的なVHDLをいくつか記述しました。すべてが正常に動作します。 真理値表を最小化してNANDゲートにマッピングする代わりに、任意の3値論理関数にマッピングしたいと思います。多値ロジックではなく、3つの入力変数を持つ論理関数に興味があります。これらの機能は256個あり、3インチNANDはその1つにすぎません。これらの256の関数のすべてが興味深いとは限りません。一部は2つの入力変数の兄弟に削減されます。 質問：これらの3入力関数のいずれかに真理値表（たとえば、7つの入力）をどのようにマッピングできますか。同様のことを行うツールはすばらしいですが、任意の3値関数に単純化する方法が最善です。 背景：最近のCPUは512ビットレジスタで任意の3値論理演算（たとえば、命令vpternlog）を実行できますが、複雑さのため、コンパイラはそれをプログラマに任せます。

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ブール関数を実装する方法を理解するのに苦労しています。特に、2：1のマルチプレクサと変数Dのみを残差変数として使用する可能性があるためです。 関数は次のとおりです。 F（A 、B 、C、D 、E）= Σ （6 、7 、12 、13 、14 、15 、22 、23 、24 、25 、26 、27 、28 、29 、30 、 31 ）F（あ、B、C、D、E）=Σ（6、7、12、13、14、15、22、23、24、25、26日、27日、28、29日、30、31） F(A, B, C, D, E) = \sum ( 6, 7, 12, 13, 14, 15, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 真理値表を作成し、カーノーマップを使用して、関数を次のように最小化しました。 …

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