単一のANDゲートに60個のトランジスタが必要なのはなぜですか?


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MC74VHC1G08データシートを見ると、機能セクションの下に記載されていChip Complexity: FETs = 62ます。

  • このICに62個のトランジスタが必要なのに、ANDゲートは6個のトランジスタだけで作成できるのはなぜですか
  • 使用されている他の56個のトランジスタは何ですか?私の推測では、何らかの保護回路になりますが、よくわかりません。

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2つのトランジスタでCMOS ANDゲートを作成するにはどうすればよいですか?少なくとも6個必要であり、出力をバッファリングして大きなオフチップ負荷を駆動するためにさらに多く必要です。
エリオットアルダーソン

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それは実際に62個のトランジスタを持っていますか、またはONはサイジングを計算するための式を持っていますか(昔の「税馬力」のように、他の方向でのみ)?すべてのトランジスタは独立していますか、またはファンアウト用の出力に多数の並列トランジスタがありますか?
ティムウェスコット

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文字通り62個のトランジスタがない場合があります。これは、ある種の信頼性を予測するミデルにプラグインされる「正規化された」数値かもしれません。とはいえ、データシートには、出力バッファーを含む「複数のステージ」があると書かれています。はい、入力保護もトランジスタ数にカウントされます。
デイブツイード

@ElliotAldersonそのとおりです-2ではなく6である必要があります
eeze

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@Platytude理由を完全に理解するふりはしませんが、CMOSのダイオードはFETを使用して実装されることがあると聞きました。FETで可能なすべてのことを行うと、製造プロセスが簡単になります。
mbrig

回答:


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このICで最小6個以上のMOSFET(NANDに4個+インバータに2個)が使用される理由はいくつかあります。

  • データシートに記載されているとおり:

内部回路は、高いノイズ耐性と安定した出力を提供するバッファ出力を含む複数のステージで構成されています。

  • 出力は、かなり大きな(最小サイズではない)トランジスタを使用して作成されます。複数のトランジスタが1つの大きなトランジスタに結合され、ドレインとソースの拡散領域が2つのトランジスタ間で共有されることを意味する「折り畳み」が常に存在します。これは1つの大きなトランジスタとして動作しますが、より高いトランジスタカウントが必要な場合は、それを多くカウントできます。

  • 最新のCMOSプロセスで製造されたICの入力および出力でのESD保護は、多くの場合、従来のダイオードの代わりに「接地ゲートMOSFET」を使用します。

  • 電源ピン間に「ESDクランプ」回路が必要です。このような回路は、トランジスタで構成されています。

  • (このANDゲートのような)デジタル回路には、多くの場合、オンチップ電源デカップリングが必要です。これらは「デカプセル」と呼ばれます。これらは、電源レール間のコンデンサです。これらのコンデンサの大部分は、トランジスタのゲート-ドレイン/ソース容量を使用して作られています。

  • CMOSプロセスでは、MOSFETは最も「基本的な」コンポーネントであり、最も制御されたコンポーネントであり、最も柔軟なコンポーネントでもあるため、IC設計者は可能な限りMOSFETを使用することを好みます。

総じて、ANDゲートのような一見シンプルな機能を実現するために62個のトランジスタが必要になるのは「非常に簡単」です。それは、このICが単なるANDゲートよりも「少しだけ」大きいためでもあります。CPU、マイクロコントローラなどのより複雑な回路のANDゲートは、多くの場合6つのトランジスタのみを使用します。しかし、これらはこのICのような「スタンドアロン」ANDゲートではありません。


複数の小さなトランジスタを並列で使用するのではなく、ダイ上に大きなトランジスタを作成するだけではない理由はありますか?
DKNguyen

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@Toorはい、トランジスタのサイズ。1000um / 0.13umのW / Lが必要だとしましょう。これは、非常に幅の広い(1mm)が非常に薄い(0.0005mm未満)トランジスタを意味し、実用的ではないため、チップのサイズが非常に使用できなくなります。推奨されるのは、ほぼ正方形のチップです(ただし、長方形でもかまいません)。したがって、そのトランジスタを、たとえば50um / 0.13umの20個の小さなトランジスタに折り畳み、長方形に組み合わせます。ルックスはここで好きなことを何を見ている:zeptobars.com/en/read/...を
Bimpelrekkie

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このLDOの「折り畳まれた」出力トランジスタは、画像の右上部分にある2つの「ブロブ」(ボンディングパッド)の間の構造です。これはLDOですが、大きなMOSFETが必要なICでも同様に見えます。
ビンペルレキ

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ああ、だからそれはあなたがウェーハ上の利用可能なすべての隅々に「トランジスタを注ぐ」ことができるようにするためです。砂をいくつかの大きな岩や空きスペースで埋めるのではなく、瓶に砂を注ぐようなものです。
DKNguyen

@Toor Correct、それは砂を注ぐほど単純ではありませんが、アイデアは確かに同じです。非常に長くて狭い単一のトランジスタで効率的に満たすために、小さな単位で(ランダムな間隔の)形状を埋めるのがはるかに簡単です。
Bimpelrekkie

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ON Semiconductor MC74VHC1GT00-シングル2入力NANDゲート製品ガイドから:

内部回路は、高いノイズ耐性と安定した出力を提供するバッファ出力を含む複数のステージで構成されています。

MC74VHC1G00入力構造は、電源電圧に関係なく、最大7 Vの電圧が印加された場合に保護を提供します。これにより、MC74VHC1G00を使用して5 V回路を3 V回路に接続できます。

チップの複雑さ:FET = 56

入力で提供されるパワーダウン保護

バランスの取れた伝播遅延

ON Semiconductor MC74VHC1GT00-シングル2入力NANDゲートデータシートから。

入力構造は、供給電圧に関係なく、最大5.5 Vの電圧が印加された場合に保護を提供します。これにより、デバイスを使用して5 V回路を3 V回路にインターフェースできます。出力構造は、 = 0 Vおよび出力電圧がを超える場合にも保護を提供します。これらの入力および出力構造は、供給電圧-入力/出力電圧の不一致、バッテリバックアップ、活線挿入などによって引き起こされるデバイスの破壊を防ぐのに役立ちますVCCVCC

IOFF部分的なパワーダウン保護をサポートします

ESD耐電圧> 2000V

入力、ロジック、出力の少なくとも3つのステージがあります。

MC74VHC1G08 ANDゲートは、NANDとNOTから構成でき、62個のFETを取ります。MC74VHC1GT00 NANDには56個が必要です。同じファミリーなので、インバーターを実装するために約6個のFETが必要です。つまり、MC74VHC1G00には約9ゲートの機能があり、MC74VHC1G08には10ゲートがあります。

OPの質問の基本は、6つのゲートからANDロジックを実装できることですが、MC74VHC1G08のNOTは少なくとも6つのFETでなければなりません。

8 + 6と言ってロジックを実装すると、約48個のFETが残り、すべての追加保護が提供されます。

5/6 FET /入力を想定して、ESD保護= 36 FETを提供します。

残りは他のすべての保護を提供します。これは明らかに単純なANDゲートではありません。


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1つのパワーMOSFETに並列MOSFETがいくつありますか?何千人?この小さなゲートの出力電流はかなり高いため、62個の小さなMOSFETが必要です。

私の2セントの推測。


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MOSFETのゲートを強く駆動してオンにすると、MOSFETがその後オフになるまでに時間がかかります。回路を追加して過剰なゲート電圧を制限することにより、パフォーマンスを改善できますが、静止電力の消費を増加させずにこれを行うのは困難です。

過飽和を防ぐためにCMOSで使用されている正確な技術はわかりませんが、バイポーラ接合トランジスタに基づく低電力ショットキーデバイスは有用なアナログを提供します。以下に示す2つの単純なインバーターを考えてください。

回路図

この回路のシミュレーションCircuitLabを使用して作成された回路

左側のインバーターは右側のインバーターよりも単純ですが、シミュレーションを実行すると、ダイオードを追加すると右側の回路が左側の回路よりもはるかに速くスイッチオフできることがわかります。

以下のBJTベースのインバーターでは、ショットキーダイオードによりR3の電力消費がわずかに増加しますが、このような増加は全体的な電力消費と比較してわずかです。CMOSデバイスでは、単純にゲート電圧をクランプすると消費電力が増加するため、他のより洗練されたアプローチを使用する必要があります。


MOSの電荷蓄積が遅くなるという動作上の問題を覚えていません。
analogsystemsrf

小さいMOSFETの場合、物事を最適にバイアスするために余分な回路を追加することはおそらく有用ではありませんが、大きいMOSFETには少なくともゲート容量があり、それらを超えた他の設計上の問題があると思いますが、それらが何であるかは正確にはわかりません。2つの大きなトランジスタのインバータ(または2つの大きな並列トランジスタグループ)に給電する4トランジスタのNANDゲートを使用すると、ゲート電圧をより適切に制御することで達成できるほどのパフォーマンスは得られないでしょう。
スーパーキャット

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ダイには実際に4つのANDゲートがあります。これは、このMC74VHC08チップとまったく同じ物理ダイを使用しており、ゲートの1つだけを配線しているためです。

シリコン上の17対62のトランジスタ間のコストが基本的にゼロであるのに、なぜ個別のダイ全体の設計、テスト、およびサポートのコストと手間がかかったのですか?

これにより、電源を保護するために最大2つまたは6つのトランジスタが追加され、ANDごとに14または15のトランジスタが追加されます。それほど理不尽ではありません。


それについても疑問に思いました-ほとんどの電力消費は動的であるため、使用されていないゲートに反対するのは難しいので、それはクレイジーなアイデアではありません。ただし、クワッドパーツのデータシートへのリンクには、「チップの複雑さ:24個のFETまたは6個の等価ゲート」、つまり、より単純なものが記載されています。
クリスストラットン
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