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NANDまたはNORゲートの最小数を決定するためのアルゴリズムはありますか 与えられた数の入力 補完された入力の可用性/利用不可 ブール式を実現するために必要ですか？最小限のKarnaughマップを介して、AND-OR形式を主要な含意者として取得できます（私が知る限り、Quine-McCluskeyアルゴリズムはそれらを決定論的に取得します）。同様の手法がNANDまたはNOR実装にも存在しますか？少なくとも、このような手法では、実際の図を見つけなくても、NAND / NORゲートの必要な最小数を決定する必要がありますか？ 主要な含意者にドモルガンの法則を適用することは、決定論的ではないようです。 A ⊕ B = A'B + AB' = ((A'B)'(AB')')' [5 NAND gates] A ⊕ B = (AB + A'B')' = ((ABAB+ABB') + (A'AB+A'B'))' = (AB(AB+B') + A'(AB+B'))' = ((AB+A')(AB+B'))' = (((AB)'A)'((AB)'B)')' [4 NAND gates by reusing (AB)']

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ロジックゲートがマイクロコントローラーを含む回路に役立つかどうか疑問に思っています。アナログロジックゲートがマイクロコントローラーよりも優先される場合や、マイクロプロセッサとコントローラの時代。

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インバーター（論理ゲート）の記号は、通常、左下に示すものです。しかし、右下に表示されている記号を時々見ました。（たとえば、この回答の最後の画像を参照してください。）この記号の違いは何を表していますか？

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つまり、AとBを入れ替えた場合、QはDC解析と非定常解析でまったく同じように動作しますか？

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親切にしてください。電気工学でかなりよく知られているかもしれない工学の別の分野からの厄介で重要な質問があります。StackOverflowで同様の質問をしました 5つの入力と1つの出力の真理値表があるとします。Espressoアルゴリズム（たとえば、Logic Friday）を使用してテーブルを最小化し、効率的なVHDLをいくつか記述しました。すべてが正常に動作します。 真理値表を最小化してNANDゲートにマッピングする代わりに、任意の3値論理関数にマッピングしたいと思います。多値ロジックではなく、3つの入力変数を持つ論理関数に興味があります。これらの機能は256個あり、3インチNANDはその1つにすぎません。これらの256の関数のすべてが興味深いとは限りません。一部は2つの入力変数の兄弟に削減されます。 質問：これらの3入力関数のいずれかに真理値表（たとえば、7つの入力）をどのようにマッピングできますか。同様のことを行うツールはすばらしいですが、任意の3値関数に単純化する方法が最善です。 背景：最近のCPUは512ビットレジスタで任意の3値論理演算（たとえば、命令vpternlog）を実行できますが、複雑さのため、コンパイラはそれをプログラマに任せます。

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ブール関数を実装する方法を理解するのに苦労しています。特に、2：1のマルチプレクサと変数Dのみを残差変数として使用する可能性があるためです。 関数は次のとおりです。 F（A 、B 、C、D 、E）= Σ （6 、7 、12 、13 、14 、15 、22 、23 、24 、25 、26 、27 、28 、29 、30 、 31 ）F（あ、B、C、D、E）=Σ（6、7、12、13、14、15、22、23、24、25、26日、27日、28、29日、30、31） F(A, B, C, D, E) = \sum ( 6, 7, 12, 13, 14, 15, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 真理値表を作成し、カーノーマップを使用して、関数を次のように最小化しました。 …

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