NAND論理ゲートは完全に対称的ですか？

つまり、AとBを入れ替えた場合、QはDC解析と非定常解析でまったく同じように動作しますか？

回路がスイッチング中に電流をシンクしている間、NスタックのVGSが異なるため、その回路には非常に小さな違いがあります。状況によっては、M1はM2よりもわずかに遅くなります。

ただし、回路のレイアウトなど、他の要因も同様に大きな影響を与える可能性があります。

完璧を定義します。私たちがEEで行うことの多くは、モデリングに関するものです。モデルは完全ではなく、抽象化のほとんどのレベルで、この回路の動作は対称的であると見なされます。通常、これらのゲートの数十が含まれる回路で非常に小さな違いを許容すると、何も実行されません。

環境によって異なります。
上の回路でもFPGAでも同じかもしれませんが、ASICライブラリではさまざまな入力の違いが見つかります。

M1とM2のデバイスが異なる構成であるので、そこになります AとBの入力の間の差です。

ただし、その違いのタイミングまたはしきい値の影響を確認するには、非常に注意深く注意する必要があります。

システムにロジックゲートを設計するときは、最大仕様に取り組みますが、標準に近い動作を期待します。多くの場合、最大仕様と標準仕様の間には2：1または3：1のばらつきがあります。A入力とB入力のパフォーマンスの違いは、最大タイミングと標準タイミングの違いよりもはるかに小さい可能性があります。

低ジッタPFD、位相周波数検出器のFlipFlopsを構築する場合のように、高精度のパルス処理に関心がある場合は、回路内で電荷が戦い、次のパルスを混乱させるために留まっているさまざまな方法をすべて理解する必要があります。パルス間遅延変動、したがって確定的ジッタ。

1つの入力からの速度を最適化する必要があり、他の入力はそれほど多くないリップルキャリー加算器のために、意図的に非対称のNANDゲートを備えたチップをかつて作成しました。

いいえ、必ずしも対称的ではありません。しかし、通常はほとんどそうです。