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STM32 MCUでQuad SPI NORフラッシュメモリMT25QL256ABA1EW9-0SITのレイアウトを改善しようとしています。私の問題は、メモリチップのピン配置が非常に不便であることです。信号が隣り合うようにMCU側でピンを交換することに成功しましたが、それでも難しいです。Micron Quad spiレイアウトガイドに従って、私はなんとかしました： 下にあるグランドプレーンを分割しないでください（これは2層PCBです）。 クロック信号を短くし、おそらく最小の曲げで、 信号ルーティングにVIASを使用しない しかし、私はどうにかしてうまくいきませんでした： ストリップラインを計算して、適切なインピーダンスを維持します（実際にはスペースや信号は多くありません） 信号の長さを同じに保ちます。 ここにレイアウトがあります： 画像を拡大すると、メモリチップパッドのネット名を確認できます。このデザインは最大80 Mhzのクロック転送に十分であるとあなたの意見で尋ねたいと思います。比較のために、チップの内側にあるピンクの形状は18 x 8 mmです。GNDポリゴンは、見やすくするために棚に置かれています。何卒よろしくお願いいたします。

10 pcb  stm32  spi  layout  high-speed 

マルチフィンガー（MF）とシングルフィンガーのあるトランジスタレイアウトの利点と欠点の概要を教えてください。 EDAツールで特定の幅と長さのMOSFETをレイアウトする場合、ゲートの形状に関して2つのオプションがあります。 1）シングルストライプ（クラシックケース）（1本の指）; 2）いくつかの縞模様（数本の指）。 仮説（さまざまなインターネットフォーラムに基づく）： 1）MFは、W / LまたはL / Wが高いトランジスタのレイアウト計画により多くの柔軟性を提供します。言い換えれば、レイアウトをより正方形のようにすることができます。 2）MFにより、必要に応じてトランジスタのマッチングを改善できます。たとえば、一般的な重心技術を使用している場合。 3）MFレイアウトはゲート抵抗を低減します（ACの場合）。もしそうなら、その理由を説明できますか？ 4）技術的な制限がある場合、MF はゲートの電流密度を低減します。 知識のある人が2つのアプローチを比較できますか？ 図1：1本の指。 図2：2本の指。並列の2つのトランジスタ（幅の合計）。 図3：2本の指。直列の2つのトランジスタ（長さの合計）。

10 mosfet  layout 

PCBのICと同じ側にデカップリングコンデンサを配置することはどのくらい重要ですか？私は必死にデザインのスペースが足りないので、キャップを下側に置くと本当に役に立ちます。 BGAは私よりもはるかに高速な設計（67MHz MCU）でこの手法を使用しているように見えるので、それはそれほど悪くはないと思います。 しかし、デカップリングキャップ、PCBレイアウトなどの質問は、インダクタンスを追加するビアに関する恐ろしい話でいっぱいです。

9 microcontroller  pcb  layout  high-frequency  decoupling-capacitor 

この投稿の最も古いバージョンは、このリンクから表示できます。 これは私の再設計したレイアウトです。もう一度あなたの見方は？ 10-32V〜5V 1.2A SMPS降圧レギュレータ設計。ICはインフィニオンのIFX91041です。 回路図とレイアウトは次のとおりです。http： //www.mediafire.com/？69e66eje7vda1 （5v 1.2Aと35V 4Aの両方で45cm²（〜6.98インチ²）の面積が与えられました。）

9 pcb  layout  switch-mode-power-supply  buck 

数週間前に専用のグランドプレーンを備えた2層ボードを作りました。信号の90％を最上層にルーティングし、最後の10％は信号を下（グラウンド）プレーンにルーティングする必要がありました。 一般的に、地面が壊れているのは、堅固なものほど効果的ではないので、悪い習慣だと言われました。これはなぜですか？ これは電源プレーンにも適用されますか？最後の手段として、Vccプレーンのみを介して信号をルーティングする必要がありますか？私がそうするならば、私は何を犠牲にしますか？

9 pcb  layout  ground 

新しいプロジェクトでは2.4GHzトランシーバーを使用します。PCBの材質は厚さ1.6mmのFR-4で、コネクタはSMAです。私の疑問は、50オームのインピーダンスを持つRFトレースについてです。AppCAD 4.0を使用して、以下に示すパラメーターを入力すると、RFトレースからGNDまでの幅= 45milおよびギャップ= 8milで50オームの結果が得られます。また、オンライン計算機でもほぼ同じ結果が得られました。この組み合わせ（45/8ミル）は正しいですか？ レイアウトを改善するには、他に何ができますか？よろしく。 透明なビュー： 編集：これは私の最終的なレイアウトです... 編集：新しい...

9 rf  pcb-design  layout  wifi 

これは、フルブリッジドライバーを設計するのが初めてです。出力のリンギングで問題が発生しています。私はそれのためにPCBを作りました。これは、ボードの上面の写真です。 裏側 L6498ドライバーへの入力、250nsのデッドタイム フルブリッジの無負荷出力電圧 無負荷変圧器が取り付けられた出力CH1：変圧器電圧CH2：変圧器電流 完全セットアップ 私が抱えている問題は、負荷が取り付けられているときの出力波形の上部の発振です。トランスに負荷をかけると、リンギングが悪化するだけです。私はすべてのmosfetのゲートをテストしましたが、波形は非常にクリーンで、トランスがロードされていてもスパイクはありません。唯一の問題は、ブリッジ出力波形にあります。ボードの中央に1ufフィルムコンデンサーがあります。下の画像に示すように、mosfetの隣のメイン電圧レールに2200ufコンデンサを追加してみました。コンデンサの電流を測定するための電流トランスもあります。 電解コンデンサを追加すると、変圧器を接続したまま出力波形が改善されます。CH1：フルブリッジ出力電圧CH2：電解コンデンサ電流。 この問題は、フルブリッジに非常に軽い負荷がかかると、電解キャップが熱くなることです。高負荷では、コンデンサを流れる電流はピーク時に約30アンペアでした。コンデンサは非常に熱くなりました。電源レールにさらに容量を追加するとリンギングが改善される場合、どのようなコンデンサを使用すればよいですか？大きなフィルムコンデンサはリンギングに役立ちますか？リンギングはレイアウトの問題ですか？その場合、PCB電力トレースを短くする必要がありますか？

9 power-supply  capacitor  mosfet  switch-mode-power-supply  layout 

回答： レイアウトに大きな問題はありません。イーサネットトランスは、使用しているPHY ICとペアにすると、挿入損失が0.2dB仕様から外れていることがわかります。 質問 ギガビットイーサネットのPCBルーティングに明らかな問題はありますか？ ギガビットイーサネットには多くの設計上の制約があります。PCB上のコンポーネントのレイアウトにより、すべての設計ルールに従うことが不可能になる場合があります。この設計は、ギガビット速度を実行し、POE電源を供給するために必要です。 また、FCC EMC / EMIおよびESDテストに合格する必要があります。 利用可能なほとんどすべてのアプリケーションノート（TI、Intel..etc）を読みました。私の知る限り、できる限り彼らをフォローしています。トレースはdiffペアとしてルーティングされ、クロストークを防ぐために可能な限り最適な間隔で配置されます。セグメントあたりのビア/スタブの最小使用数は2です。それらは可能な限り対称的であり、ポスト磁気は各ペアが1.25mm以内に、プレ磁気は2mm以内にマッチングされます。複数の電源プレーンが基準として交差しないように、トレースは最下層にルーティングされます。 しかし、この設計にはいくつかの課題があり、私が評価するにはあまりにも経験がありません。つまり、いつデザインルールに違反することを選択しますか。また、どの程度それを回避できますか。 具体的には RJ45とMagneticsは、そのまま配置する必要があります。RJ45からマグネティックスまでのトレースは、長さが2mm以内に一致し、すべて差動ペアとして配置されます。しかし、少し混乱しています-これはGBEのパフォーマンスに問題を引き起こしますか？ 制約のため、磁気回路の下に2つのセンタータップトレースが配置されています（POEの場合）-これはEMIの問題になりますか？（アプリケーションノートは、磁気の下の領域を避けることをお勧めします） ポストマグネティックスには注意が必要な2つの機能があります-水晶発振器と、信号にノイズを追加する可能性のある（カットアウト内の）トランスです。これはどのように回避できますか？ PHY側のVIA /スタブは許容できる方法で配置されていますか？ 私が見逃しているこのレイアウトの明らかな欠点はありますか？

9 pcb-design  ethernet  layout  magnetics  routing 

2つのハイサイドスイッチのPCBレイアウトに取り組んでいます。現在のレイアウトの写真を下に示します。 将来のPCBの銅重量はおそらく2 oz /ft²（両面）になるでしょう。2つのpチャネルMOSFET（IPB180P04P4）を使用しています。右側のMOSFETには10アンペア（最小フットプリント、Pd約0.2 Wに非常に近い値を選択）と、MOSFETには15アンペア（U2、30アンペアのピーク、Pd約0.45 W、最大1.8 W）を期待しています。左側（U1、銅の8cm²）。 IC1は電流センサーです。 端子台（U15、U16）は次のタイプです：DigikeyのWM4670-ND。 このタイプのPCBにこれだけの電流を流すには、オンラインの計算機の1つから、20 mmのトレースが必要だと言われました。スペースを節約するために、この大きなトレースを2つのトレース（1つは上部、もう1つは下部）に分割することにしました。両方のトレースをビアのパターン（2x2mm²のグリッドでドリルサイズ0.5 mm）に接続します。私はこの種のレイアウトの経験がないので、他のボードを調べて、私には公平に思える寸法を選びました。これはパターン経由ですか？ MOSFETの下では、同じ種類のパターンを使用しますが、0.3 mmの小さなドリルサイズで熱接合を行います。このサイズではんだの流動性は良くなりますか？これまでのところ、どのビアも充填されていません... また、これらのトレースにはんだマスクがないことも考えています。これは、銅にはんだを塗布することです。 MOSFETのパッドも気になります。私はそれらを銅で覆わないことにしました。デバイスはこの方法で自己中心化できると思いましたが、おそらく抵抗が増える可能性があります... レイアウトコメントもお気軽にどうぞ！ ありがとうございました ！ 編集1 デザインを少し改良しました。MOSFETのサーマルパッドの下にビアを追加しました。MOSFETの下にむき出しの銅があります（将来的にヒートシンクを追加する場合）。 コメントしてください！前もって感謝します ！ 編集2 このデザインの新しいアップデート。MOSFETのリード周辺の銅エリアを増やしました。これにより、これらのトレースの抵抗が減少します。 最上層と最下層の間にビアを追加して、これらの層の電流分布を改善しました。 放熱を改善するためにデバイスの下にビアを接続できるかどうかをメーカーに尋ねました。彼はそれが間違いないと言った。 他には何も変えないと思います。それは私の推測のようなものだったので、誰もコメントがない場合はそれを試してみるかもしれません。

9 pcb  mosfet  layout  high-current  power-dissipation 

私は自分の仕事の1つで構築している電波望遠鏡のボードレイアウトを作成しようとしています。 次に、全体的なシステムトポロジを示します。 QRFHは「Quad Ridged Feed Horn」用です。それはかなり難解なアンテナタイプです。 基本的には、その場でのキャリブレーションとドリフトトラッキングにより、非常に高精度な測定を可能にすることを目的としています。温度変化による物理的変化によるドリフトを校正するためにアンテナSWRを測定するための組み込みシステム、SWR発振器をアナライザーに直接供給する機能によるSWR校正器の校正、追跡を可能にするオプションのパイロットトーンがあります。スペクトルアナライザの発振器ドリフト、ノイズダイオード、終端、およびローカルRFIを測定するための小さなダイポール。 ここにあるすべての完全なPDF とにかく、これが私の現在のレイアウトです： 更新されたレイアウト： 元のレイアウト： 積み重ねる： 上層： 地面1： 電源と相互接続： 地面2： 全体図： すべての伝送ラインは、使用するボードハウスからのFR4の誘電体を考慮して、50Ωの1Ω以内にする必要があります。 現在、これは50〜300 Mhz帯域で動作するように意図されているため、難解な誘電体は実際には保証されませんが、検討中です。 LNAアンプは、TCBT-14バイアスT 型のミニサーキットCMA-5042です。 I / OのESDプロテクターはCLM-83-2W +を介して行われます。 RFスイッチはJSW6-33DR +です（6Pスイッチのパフォーマンスは2Pスイッチよりも優れているため、2Pスイッチの位置にも6Pスイッチを使用しています。価格差は無視できます）。 可変減衰器はすべてDAT-31R5-SPです。 基本的に、私はいくつかのことを求めています。 私のレイアウトは少なくともほとんど正気に見えますか？ グランドプレーンを挟んでも、スイッチと減衰器の制御トレースをRFトレースの下で実行しています。これは問題ではないと思いますが、RFは奇妙です。 私は、はんだがトレースを流れ落ちるのを防ぐために、SMT部品の周りの障壁がほとんどない状態で、はんだマスクをすべてのRF伝送ラインからできる限り遠ざけています。 ほとんどの場合、これまでRFレイアウトを行ったことがないので、どんな入力にも感謝します。

9 rf  layout  transmission-line 

私はPCBをレイアウトすることを学んでいて、最近、私は興味をそそる実践に出くわしました。チップパッシブのパッドは、すべてのサンプルライブラリやIPC-7351B標準で使用されている長方形ではなく、長方形/丸みを帯びた形状でエッチングされています（LP Viewerをダウンロードして無料で登録し、自分で確認できます）。ここに例があります（私は興味深いパッドを黄色でマークしました）： ビーグルボード： Arduino Mega： 問題は、これらの丸みを帯びたパッドは何に適しているのかということです。ボードをより「プロ」に見せるために、長方形のものではなくそれらを使用する必要がありますか？ 私の最初の考えは、それがリフローはんだ付けに適しているかもしれないからかもしれないということでしたが、私はその理由に少し戸惑っています。これらの利点の1つは、そのような丸いパッドの周囲にルーティングスペースが増えることです（「鋭い」エッジはありません）。

9 pcb  surface-mount  layout  pads 

グランドプレーンの設計について、矛盾する情報源を見てきました。 私は何度も仕事で言われてきました。1つの巨大な地面をたたくだけで十分に機能します。高周波の処理はしません。 それでも、MHz範囲のクロックを使用したSMPSデータシートを見ると、グランドレイアウトの複雑な設計がすべて示されています。 私の質問は、単一のプレーンを使用することと、グランドプレーンを設計することの間にどこで線を引くのですか？たとえば、周波数が特定のしきい値を超えている場合、または特定の感度が必要な場合、または特定の量の電力が地面に放出される場合などです。 そして、通常、スプリットグランドは、シングルよりもどのような利点をもたらしますか？ノイズが少ない？より安定した？

9 ground  layout 

前書き： STM32を使用してはんだごてを制御することで、初めてホビーエレクトロニクスを設計しています。PCBレイアウトの多くのドキュメントを読み、またこのフォーラムから多くの情報を読みました。これが私の最初の結果です。このデザインをPCB製造で製造させます。 これは私の最初の試みなので、この設計を工場に送る前に、私が間違っているかどうかを確認するためのアドバイスをお願いします。 このPCBは2層PCBになります。 部品は手ではんだ付けされます。 EAGLE教育版のPCBを設計しています。（2層のみ） クリスタルレイアウト： このドキュメントから私は学びました： OSC信号を保護するために、最下層にGNDアイランドを、最上層にガードリングを設ける。 分離されたグランドアイランドは、最も近いMCUのグランドに接続する必要があります。 ガードリングは、グランドアイランドにビアを介してステッチする必要があります。 信号が絶縁接地領域を通過することはありません。 OSCの信号経路は可能な限り対称である必要があります。 OSCの信号経路は可能な限り短くする必要があります。 負荷Cのリターンパスはグラウンドアイランドへのビアを経由 私のOSCは8 Mhzで実行しています。負荷Cは18 pFです。 ルールを正しく理解できて、ホビーボードの範囲でレイアウトもちゃんと出来ているといいですね。 電力とデカップリングC： 私は0603キャップを使用しています。グランドプレーン全体を可能な限り維持したいので、信号トレースを最下層に移動させたくありません。しかし、最上位層にデカップリングCを維持することもできません。そのため、デカップリングCを最下層に移動しました。トレースと最上層のデカップリングCの両方を行うことができるアイデアを提供できる場合は、非常に高く評価されます。 私がルールとして得たもの： デカップリングCは、VDD / VSSペアのできるだけ近くに配置する必要があります。 電源は、最初にデカップリングCを通過し、次にVDD / VSSピンに到達します。 MCUにはローカル+ 3V3およびGNDがあります。そして、それらは単一のポイントから供給されます。 平面図はカットしないでください。 VDDAの場合、フェライトビーズが必要です。 複数のCが必要な場合は、小さい値のCをVDD / VSSペアの近くに配置します。 私のレイアウトが妥当かどうか教えてください。 ADC信号： 私のアプリケーションでは、はんだごての先端にある熱電対信号が必要です。チップの内部にはヒーター抵抗と熱電対があり、熱電対と熱抵抗は共通の帰路を共有しています。熱電対電圧は、ヒーター電圧が印加されていない期間に測定されます。 非常にシンプルな非反転オペアンプを使用して信号を増幅しています。私が心配しているのは： ヒーター要素のリターン電流がMCUに大きな障害を与えるかどうか。（熱電対電圧はヒーター電流が流れていないときにのみ測定されるため、電流がオペアンプに影響を与えているかどうかは問題ではありません） OPアンプのVSSをグランドプレーンに直接接続する方がいいですか、それとも設計で行ったように熱電対（-）に接続する方が良いですか？または他のオプション？ 回路図： STM32F103C8T6を使用しています。データシートによると、VDD / VSSペアでは0.1uFおよび2x 10uF。高速信号の場合、エッジ抑制を上げるために抵抗を配置しました。リセットラインをフィルタリングするためのキャップが配置されています。SDOトレースを使用してポートをデバッグするためにSWIOを使用しています。 次のセクションは、現在のPCB設計です。 -回路図： -上： 破線は、VDDピンと+ …

9 pcb-design  layout  decoupling-capacitor 

BGA DDRパッケージには独自のフットプリントがあります。デバイスの両側に2列のパッドがあり、その間に空の列があります。 これらのパッドの配置（PCBレイアウトの観点から）の背後に理由はありますか、それともddr3シリコンダイの設計の結果にすぎませんか？ より具体的には、私が不思議に思っているのは、ボードの両側に、直接向かい合って、または互いに非常に近くにDDRモジュールを配置するためのヒント/トリック/ガイドラインはありますか？

9 pcb-design  layout  ddr  ddr2  ddr3 

この質問は、PCB上のコネクタレスUSBから発想を得ています。どちらの方向にも挿入できるAliExpressのクールなUSB LEDを見ました。 同様の対称的なコネクタレスUSBプラグを使用してボードを構築したいのですが、ほとんどのUSB Type-Aの金属スリーブの内側にある2つのタブにコネクタの未使用の側が短絡することは間違いありませんソケット： AliExpressボードは機能するので、回路の一部が、コネクターの+ 5Vリードがスリーブに接触するケースを処理すると想定しています。責任は、コネクタの近くのボードにある2つのダイオードにあると思います。 これらの仮定が正しい場合、ダイオードとコネクタの両側の関係を示す部分的な回路図を描いていただけますか？誰も答えない場合は、これらのUSB LEDボードの1つで導通テスターを使用して回路を自分で推定し、答えを投稿します。しかし、私はエレクトロニクス設計の初心者です。マルチメーターを使って自分で誤解している観測ではなく、この回路で何が起こっているのかを実際に理解する人の専門知識に感謝します。 そして追加のボーナス質問：ほとんどすべての他のオスのUSBプラグにはない、AliExpressボードのコネクタの2つの小さな角度の付いたセクションの機能は何ですか？ 彼らは何かしますか？彼らは縞模様をレーシングしていますか？

8 usb  diodes  rectifier  layout