タグ付けされた質問 「via」

私は1層PCBとプロトタイプボードでの作業に慣れています。最下層にはすべてのルートとはんだ付けがあり、「上」層にはコンポーネントのみがあります。 今、私は2層PCBで作業しようとしていますが、混乱しています。最上層と最下層にルートを作成しました。私の最初の質問は、2層PCBの有用性についてですが、ジャンプワイヤの使用を避けるためですか？ルートが最上層にある場合でも、コンポーネントを最下層にはんだ付けできるかどうかも知りたいですか？パッドのおかげで、レイヤーはビアのようにリンクされていますか？ これがイーグルの私のボードです： 私の質問は「青い」ルートです。たとえば、IC4017に接続されているもの：上部または下部にはんだ付けする必要がありますか？ 最下層のグランドプレーンと最上層の電源プレーンを使用しましたが、それは良い考えですか？ 馬鹿げて聞こえてしまい申し訳ありませんが、「2レイヤー」のコンセプトがわかりづらいです。

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グランドプレーンを一緒に接続する最良の方法は何ですか？ 基板全体で低インピーダンスのGNDを維持し、信号のリターンパスを提供するために、複数の場所でグランドプレーンが接続されていることを知っています。 しかし、すべてのデカップリングコンデンサのすぐ近くに配置されたビアに加えて、 ボード上の最大波長の20分の1の間隔のグリッドパターンで多数のビアが追加されたレイアウトを見てきました。 他のボードでは、ビアはトレースに沿って配置されます（「グランドプレーンを接続するビアの配置」など）。 ビアがランダムに散らばっているのを見てきました。 組み合わせもあります。ラインに沿ったビア+ GNDプレーンにランダムに散在。 顕著な違いはありますか？ 私が達成したいのは、優れたシグナルインテグリティ、低放射、および優れた電源デカップリングです。

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レーザーで穴を開けたマイクロビアの現在の容量に関する情報源、公式、計算機を持っている人はいますか？まだすばらしいものはありません。きっとメッキにも依存していると思います。銅充填、導電充填、オープンまたは非導電充填の違いはありますか？ たとえば、私はおそらく2〜3ミルの誘電体と導電体を備えた5ミルのレーザーを使用し、それらを充填して平らにめっきします。 ああ、私はベンダーに尋ねましたが、まだ返答がありません... 編集：レーザーで穴を開けたビアの構造は穴を開けたビアとは異なるため、これはビアが流すことができる電流の複製ではないと思います。実際、私は複数の場所で、従来のビアよりも電流が多いことを読んだので、誰かが答えを持っているかどうかを探していました。

10 pcb  via 

モジュール内にあるASIC、BeckhoffのET1200を使用しているため、分解したBeckhoff EL2008 8チャネルデジタル出力端子があります。 モジュール内部のET1200を取り囲むグランドパッドのリングがあり、ビアが付いているものもあります（これらはすべてET1200のグランドピンにビープ音が鳴ります）。 グランドプレーンを結合するためにそこにあるかどうかは理解できますが、なぜそれらを公開するのですか？ 過去の経験から、ET1200は非常に敏感なデバイスであり、これがESD保護のためにさらされていると思い、ET1200の代わりに放電を行う可能性を高めます。 誰でも最終的にその目的を説明できますか？ 見てくれてありがとう。

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Altium Designerで作成した完成したPCBデザインがあります。ビアサイズを大きくしたい。しかし、それらが多すぎて、1つずつ変更するのは非常に長くて面倒な作業になります。それらを一度に選択してサイズ変更できる方法はありますか？

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PCBビアを介して高速信号（4MHzでクロックされるSPIバスなど）をルーティングすることは悪い習慣ですか？ 3.3VレベルのSPIバス信号にかなりのノイズ（+ -300mV）があることに気づきました。信号トレースの長さは約5cmですが、目的地への途中でそれぞれ約5つのビアを通過します。ボードには2層しかないので、これらのラインには非常に多くのビアがあります。 PCB層の変更により、どのようなノイズが発生すると予想できますか（ある場合）？ 答えにはたくさんの良い情報があります。1つだけを選ぶのは難しいでしょう。PCBビアが約1.2nHのインダクタンスと0.4pFの静電容量を導入することを考えると、5ビアが4MHz信号に大きな影響を与えることはないというコンセンサスが得られるようです。

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一部のLVDS 2.5信号を含むボードで作業しています。ボードレイアウトについて私が読んだすべてのガイドは、差動トレースの間にビアを置かないように言っています。たとえば、このガイド 場合によっては、次のように差動ペアをルーティングする方がはるかに簡単です。 B5とB6を見ると、電源パッド（ビアがすぐ隣にある）を回って一緒に進みます。いくつかのグランドパッドでもそれを実行したいと思います。 それを行わない場合、5 milではなく3 milのトレースとスペース、または4層ではなく6層のボードが必要になります。痛い。 問題は、これが本当にどれほど悪いのかということです。LVDSラインに結合された10 mV、または100 mVを期待する必要がありますか？ BGAは1.0mmピッチで、トレースは7.7 mil間隔で5 mil間隔で100オームの差です（ただし、BGAをエスケープしている間はおそらく5/5）。最上層は信号で、その下0.23 mmで接地してから電源を供給します。BGAはArtix-7 XC7A15Tです。 更新 LVDS信号は600MHz DDRでクロックされます。 更新私は、各ラインの異なる方向のLVDSラインへの電源/グランドカップリングの電流スパイク、つまり、レシーバーが間違った（または不確定な）値を読み取るのに十分なほど、1つのラインを高く、他のラインを低くすることについて、より心配しています。 。インピーダンスの不連続性や反射についてはそれほどではありません。しかし、私は本当にわかりません...それは単なる直感です。

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Spartan 6 BGAを配線していますが、多くの人がパッドの隣にビアを配置しているのを見てきました。BGAを配置する前にパッドを埋めるとビアをパッドに配置できますか

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私のPCBレイアウトパッケージ（Altium）には、ビアの完全なスタックを定義するオプションがあるため、異なるレイヤーに異なるサイズの環状リングを使用できます。 ビアが他の銅に接続する層にのみ環状リングを持っている場合、それが「製造可能」と見なされるかどうか疑問に思いました。接続のない層（パススルー）では、環状のリングがなく、メッキされた穴があるだけです。これはボードハウスにとってはもっと問題だと理解していますが、これに関する一般的な意見は何なのかと思っていました。 この質問の背後にある動機は、非常に高密度の設計では、たとえば内部GNDプレーンのクリアランスを小さくすることが重要になる可能性があるということです。環状リングの欠如は、ビアが内部GNDプレーンを通過するために必要な面積を減らすので、大きな利点になります。 前もって感謝します。

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平衡T構成の533Mhzクロック速度でDDR3レイアウトに取り組んでいます。現在、同じ数のビア（限られた数のラインで+1）を使用してアドレス/ Ctrlラインをルーティングできません。すべてのラインは、20 mil以内で同じ長さにルーティングされています。 これらのラインの有効長のcm差全体に対応する68ピコ秒としてビア遅延を計算しました。ボードの伝播速度は、外部/内部cmあたりそれぞれ54psおよび69psと計算されました。533Mhzでは、信号は半サイクルで13.6 cm〜17 cm（内部/外部レイヤーに依存）で伝播し、これはこれらのラインの約6〜7％のスキューに相当します。 DQSに依存してレベリングキャリブレーションを書き込んで有効長のこの差を吸収できますか、それとも追加のビアでラインから1 cm削りますか？

8 high-speed  via  ddr3