DDR3ルーティングでの不均衡ビア数の補償

平衡T構成の533Mhzクロック速度でDDR3レイアウトに取り組んでいます。現在、同じ数のビア（限られた数のラインで+1）を使用してアドレス/ Ctrlラインをルーティングできません。すべてのラインは、20 mil以内で同じ長さにルーティングされています。

これらのラインの有効長のcm差全体に対応する68ピコ秒としてビア遅延を計算しました。ボードの伝播速度は、外部/内部cmあたりそれぞれ54psおよび69psと計算されました。533Mhzでは、信号は半サイクルで13.6 cm〜17 cm（内部/外部レイヤーに依存）で伝播し、これはこれらのラインの約6〜7％のスキューに相当します。

DQSに依存してレベリングキャリブレーションを書き込んで有効長のこの差を吸収できますか、それとも追加のビアでラインから1 cm削りますか？

DDR2に対するDDR3の大きな利点は、アドレス/ ctrlバスがバランスTの代わりにフライバイトポロジを使用できることです。フライバイはDDR3に推奨される最も簡単なトポロジです。バランスTはDDR3でも引き続き可能ですが、お勧めしません。

書き込みレベリングと読み取りレベリングは、実際には不一致の遅延を処理できるはずです。ここでは問題ではありません。問題は反射の不一致であり、シグナルインテグリティに影響します。

フライバイトポロジーに切り替えることで問題を解決することをお勧めします。ここで少し説明します：https : //www.youtube.com/watch?v=7sxBBvF12JY