PCBビアは信号品質にどのように影響しますか?


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PCBビアを介して高速信号(4MHzでクロックされるSPIバスなど)をルーティングすることは悪い習慣ですか?

3.3VレベルのSPIバス信号にかなりのノイズ(+ -300mV)があることに気づきました。信号トレースの長さは約5cmですが、目的地への途中でそれぞれ約5つのビアを通過します。ボードには2層しかないので、これらのラインには非常に多くのビアがあります。

PCB層の変更により、どのようなノイズが発生すると予想できますか(ある場合)?


答えにはたくさんの良い情報があります。1つだけを選ぶのは難しいでしょう。PCBビアが約1.2nHのインダクタンスと0.4pFの静電容量を導入することを考えると、5ビアが4MHz信号に大きな影響を与えることはないというコンセンサスが得られるようです。


ビアを通るトレースの側面図を想像する場合、その形状が信号にどのように影響すると予想しますか?
ラチェットフリーク

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4 MHz SPIバスは今日「高速」ではありません。シグナルインテグリティについて考える必要はありますが、正常な使用法は問題になりません。5cmのランを達成するために5つのビアを必要とするべきではありません-オートルーターをワイルドに稼働させましたか?誰かがあなたの質問をすることになるボードについては、おそらく手動でルーティングする必要があります。測定している「ノイズ」は、測定方法の結果である可能性が高く、おそらくいくつかのオーバーシュートとリンギングがありますが、それを測定していることは明らかではありません。
Chris Stratton

2層ボードでは、通常、しっかりした接地面はないため、トレースインピーダンスは一定ではありません。したがって、ビアはほとんど違いがありません。そして、少なくともそれらは(かなりの量の)ノイズを引き起こしません。また、他のコメントで述べられているように、4 MHzは高速ではありません。
TemeV

まず、各ビアを伝送ラインと直列の1ナノヘンリーのインダクタンスとして表示します。次に、このモデルを調整できます。
analogsystemsrf

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@ChrisStratton最近の高速化に伴い、4MHzは高速ではないことに同意します。完全を期すために、多くのシグナルインテグリティの問題は、基本周波数ではなく、立ち上がり時間によって引き起こされます。4MHzのクロックは、20nsのレイズ時間を持つ場合があります。
Nick Alexeev

回答:


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300Vは3.3Vバスにとっては大きなものです。ビアは数nHのインダクタンスを追加するだけであり、両端のキャパシタンスが100pF未満であり、そのトレースが0.1Ω未満である場合、ビアは問題を引き起こしません。これにより、約1GHzでRLC共振器が作成され、見えない。

伝送ラインの影響は50MHzまで気付かないため、4Mhzで十分です。

2層ボードで最も一般的な問題は、不適切な接地(デイジーチェーン接続)によるコモンモードノイズとコモンモードノイズです。したがって、最初に設計の接地システムを見て、電流がデイジーチェーン接続された小さなトレースを介してコモンモードノイズを生成しないことを確認します。

もう1つの問題は、接地と、スコープの接地がどこにあるかです。


SPIバスはTXB0108レベルシフター(5〜3.3V)を経由しているので、3.3V信号はかなりクリーンであると期待していました。私が見ているノイズはどうやら私がバスに接続されたスコープを持っていたためでした。SPIバスには3つのデバイスがあり、2つはレベル変換器から2 cm以内、もう1つは約5 cmの距離にあります。最も遠いデバイスはソケットに接続されているので、ソケットピンを使用してスコープを取り付けるためにデバイスを取り外しました。3番目のデバイスを削除すると、信号に大きなノイズが発生しました。3台目のデバイスを取り付けて再測定したところ、ノイズは大幅に少なかった。
Jeff Wahaus

スコープの接地は大きな問題になる可能性があります。30MHz+より速くすると、プローブの接地線インダクタンスが顕著になり始め、できるだけ短くするための手順を実行する必要があります。
電圧スパイク

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私は高速信号に関しては初心者ですが、たまたま質問されたとき私は信号の完全性を調査していました。私が参照している情報源の1つは、Lee RitcheyによるRight the First Timeです。25章「直角の曲げとビア:反射の潜在的な原因とその他の問題」を確認してください。

ビアがデザインに問題を引き起こすとは思いません。これはソースからの抜粋です:

ビアをトレースで使用すると、誘導性ではなく容量性になります。ビアの静電容量値は、トレースの静電容量に比べて小さくなっています(50Ωの場合3.5pF /インチ)。一般に、ビアは0.3 nsよりも遅いエッジレートの信号には見えません。

この章では、PCB層のインピーダンスの不一致による反射について説明しますが、これは製造公差が満たされていない場合のようです。


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問題は、SPIクロックの周波数(4 MHz)が高すぎることではありません。帯域幅を定義するのはエッジレートであるため、0.1 Hzの場合もあり、信号のエッジは鳴ります。通常、マイクロコントローラのIOピンは適度に強力で、たとえば立ち上がり時間が4nsの30pF容量性負荷または立ち上がり時間が2.5nSの10pF容量性負荷を駆動できます。STM32F207データシートによると、MCUから100〜120MHzの信号を駆動するのに十分な強度があります。

不足している可能性があるのは、MCUに設定可能なピン駆動強度がない場合、たとえばピンを駆動しているデバイスに33オームの直列終端抵抗を配置することにより、立ち上がり/立ち下がり時間を正常なレベルに落とすことができるということです。これにより、エッジに必要な帯域幅が少なくなり、リンギングが少なくなります。5cmの長さで動作する4MHz SPIは問題になりませんが、チップが動作するために必要な立ち上がり/立ち下がり時間を確認してください。

別の問題は、オシロスコープが信号にリンギングを示す可能性があることです。これは、スコープまたはプローブに100MHzのBW制限があり、信号のエッジが100MHzのBW制限を超えるのに十分速いためです。


私が測定したエッジレートは約300nsです。MOSIラインにはかなりのリンギングが存在しますが、クロックの立ち上がりエッジが発生するまでにリンギングはなくなります。おそらく8MHzのバスクロックで問題は解決できましたが、リンギングが問題にならなければ、それ以上速くはなりませんでした。
Jeff Wahaus

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5MHzは遅いです。ただし、信号の帯域幅は立ち上がり時間に依存します。

BW = 0.35 / Trなので10ns = 0.01us BW = 0.35 / 0.01us = 35MHz

しかし、信号がHDMIまたはCMLロジックであるか、立ち上がり時間が1nsの場合でも、

BW = 350MHz次に、ビアまたは長いトレースからの反射を無視するために、2つの経験則の最大パス長を追加します。

1:1/10ラムダ、1nsの立ち上がり時間はv = c / sqrt(Er)を使用
-最大パス長は8.5 cm

  1. 旋回/ 4
    • パスの最大長は4.5 cm

より適切な分析を行うには、Saturn PCB.exeなどの計算ツールや、ビアインダクタンスとキャパシタンスのESL、ESR、C(pf)を使用してモデルに分析ツールを使用し、VOl / Iol = Ronドライバーインピーダンスを使用して結果を確認します。

次に、お気に入りのシミュレータにモデル化します。 鉱山はファルスタッド

FALSTADが理想的な電圧源を使用し、ワイヤが理想的であるため、結果はモデル値と同じくらい良好です。したがって、モデルに合わせてR、L、Cの値を追加します。

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