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私は最近フリップフロップを勉強し始めました、そして私はこの時点で行き詰まっています： 一部のビデオチュートリアルでは、人々はSRフリップフロップを次のように説明しています。 したがって、NANDゲートを使用して、次のような遷移テーブルを作成します。 | t | t+1 | S | R | Q | 0 | 0 | INVALID | 0 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | ? ただし、NORゲートを使用してSRフリップフロップを説明する人もいます。 （ソース：startingelectronics.com） 遷移表が異なります。 どちらも正しいですか？なぜ両方が存在するのですか？

9 digital-logic  flipflop 

LINバスでデータシートを読んでいますが、CANでも同じ用語が使用されているようです。 「劣性」と「優性」は何を意味しますか。たとえば、http：//hw-server.com/products/rs_optika/prevodniky_optika.htmlはどうでしょうか。 これらの用語を「低」と「高」、または0と1にどのように関連付けますか？

9 digital-logic  can  bus 

stm32f103ret6を購入しました。リファレンスマニュアルを見たとき、いくつかのI / Oモードがあることがわかりました。 入力用：フローティング、プルアップ、プルダウン 出力用：アナログ、オープンドレイン、プッシュプル 私はすでにトライステートとプルアップを備えたAVR MCUで作業しました。プルアップとプルダウンは理解できますが、フローティング、アナログ、オープンドレイン、プッシュプルのモードは理解できません。これらのモードの意味と、いつ使用するのですか？

9 microcontroller  digital-logic  stm32  input  output 

PMOSの出力は次のとおりです。 I/P O/P 0 1 1 0 反転ロジックにCMOSを使用する代わりに、これを使用できないのはなぜですか？ （私はこのトピックと主題の初心者なので、簡単な言葉で説明してください）

8 mosfet  digital-logic  cmos  nmos  pmos 

リレーが4つあるボードがあります。標準のVcc、Gnd、およびIn1-In4ピンがあります。Arduinoまたは私の場合はESP32で制御したいと思います。ただし、コントローラーの出力ピンをHIGHにプルしても、LOWにしてもリレーが作動しないことに気づきました。 これは、ボードがリセットされるときに問題になります。これは、すべてのリレースイッチがオンになるまでオンになるためです。掘り下げた後、私はこれを作りました： これは希望どおりに機能し、リレーには常に5Vがあり、リレーは常に切断されています。Q1のベースに信号を出力すると、出力がグランドに引き込まれ、リレーが作動します。 現在、これらのリレーは4つありますが、すぐに追加します。それで、ICでこれを解決したいと思います。特に、NOTゲートの集まりであるIC7404を見ていましたが、これで問題が解決するかどうかはわかりません。 では、入力に信号が存在する場合に出力をグランドに引き寄せるICはありますか？7404は機能しますが、何も表示されません。:) 編集：これは私が使用しているリレーモジュールです。その上で有用なデータシートを見つけることができませんでした。

8 digital-logic 

つまり、AとBを入れ替えた場合、QはDC解析と非定常解析でまったく同じように動作しますか？

8 digital-logic  logic-gates  cmos  spice  nand 

親切にしてください。電気工学でかなりよく知られているかもしれない工学の別の分野からの厄介で重要な質問があります。StackOverflowで同様の質問をしました 5つの入力と1つの出力の真理値表があるとします。Espressoアルゴリズム（たとえば、Logic Friday）を使用してテーブルを最小化し、効率的なVHDLをいくつか記述しました。すべてが正常に動作します。 真理値表を最小化してNANDゲートにマッピングする代わりに、任意の3値論理関数にマッピングしたいと思います。多値ロジックではなく、3つの入力変数を持つ論理関数に興味があります。これらの機能は256個あり、3インチNANDはその1つにすぎません。これらの256の関数のすべてが興味深いとは限りません。一部は2つの入力変数の兄弟に削減されます。 質問：これらの3入力関数のいずれかに真理値表（たとえば、7つの入力）をどのようにマッピングできますか。同様のことを行うツールはすばらしいですが、任意の3値関数に単純化する方法が最善です。 背景：最近のCPUは512ビットレジスタで任意の3値論理演算（たとえば、命令vpternlog）を実行できますが、複雑さのため、コンパイラはそれをプログラマに任せます。

8 digital-logic  logic-gates  boolean-algebra 

回路の残りの部分から（たとえば、マイクロコントローラーからの）デジタル+ 5VDC制御信号を絶縁するためにオプトカプラーを使用するプロジェクトで頻繁に作業しています。ただし、これらはデバイス内部のLEDを照らすことによって機能するため、マイクロコントローラーのピンに数十ミリアンペアの負荷がかかる可能性があります。この制御信号を追加ステージでバッファリングして、マイクロコントローラが高インピーダンスを効果的に認識し、必要な電流を削減するためのベストプラクティスについてアドバイスを探していますか？ 単純に頭のてっぺんから離れて、私はうまくいくかもしれないいくつかのことを考えることができます： 1）オペアンプをユニティゲインバッファーアンプとして使用するだけです。 2）専用のコンパレータチップを使用して、入力信号を+ 2.5VDCなどと比較します。 3）信号増幅器の一種としてMOSFETを使用します。 しかし、少し読んでみると、今まで使ったことのないたくさんのチップに出くわしましたが、この種類のチップ用に設計されているようです。例えば： 差動ラインドライバー（MC3487） 差動ラインレシーバー（DC90C032） ライントランシーバー（SN65MLVD040） バッファゲートとドライバ（SN74LS07、SN74ABT126） 私はこれらのどれも実際に経験がなく、利用できるものの量に少し圧倒されています！したがって、これらのデバイスの違い、およびこの場合に適している/適切でないデバイスの違いを知るのを手伝ってくれる人はいますか？私が説明することを達成するための最良/標準的な方法はありますか？ 編集： 最大x30の出力まで切り替えられる可能性があるため、マイクロコントローラーの読み込みについてまったく気にしたくないので、DIOピンに直接接続することは考慮しません。なので、ロジックバッファICにしようかなと思います。各入力にSN74LVC1G125「3ステート出力のシングルバスバッファゲート」を使用してみて、その動作を確認します。

8 microcontroller  digital-logic  opto-isolator  ttl  buffer 

私が持っているシンセサイザー、RS-09と呼ばれるローランドの80年代初期のシンセサイザーの問題をトラブルシューティングしようとしています。私はロジックを勉強し始めたばかりで、何が起こっているのか困惑しています。このシンセサイザーでは、4013が分周器として使用されており、ユーザーがスイッチを介して「オクターブダウン」と呼ばれる機能を選択したかどうかに基づいて、マスターオシレーターからのトリガー信号を分割します。次に、4013の出力Qは、「トップオクターブジェネレーター」に渡されます。このトップオクターブジェネレーターは、それを使用して半音階の12ノートを生成し、そこから他のすべてのノートが作成されます。現在、「オクターブダウン」モードでのみ動作しています。「オクターブダウン」が選択されていない場合、すべてのキーがノイズを生成するだけです。これが回路図のこの部分のクローズアップです。「10」のラベルが付いた縦線はスイッチに接続し、 4013は、「高」電圧が0V、「低」電圧が-10Vになるように設定されています（下矢印は-10V電源です）。「オクターブダウン」が選択されており、4013が分圧することになっている場合、スイッチは-10Vを適用し、-10kVより少し低い電圧を15kΩの抵抗を介してSET（ピン8）に送信します。「オクターブダウン」が選択されていない場合、0Vがそのパスに接続されます。オクターブダウンモードでは、その-10VはダイオードD206を介してRESET（ピン10）（ダイオードドロップから0.6-0.7V未満）を通過することもでき、リセットとセットがLow状態に保持されると、フリップフロップはクロックモード、マスターオシレーターからのトリガー信号に応答します。これは問題なく動作しているようです。Q /をそのままDに接続すると、フリップフロップも「2進除算」され、Qはトリガーの周波数の1/2で方形波を出力します。 私の問題は、「オクターブダウン」が選択されていない場合にどうなるかが理解できないことです。どのように機能するかはわかりませんが、機能しません。これは私の理解ですが、何かが間違っているはずです： SETの〜0Vはそれを高状態に保持しますが、D206を介してRESETに渡すことはできず、リセットを開いたままにして、発振器からの「命令」を受信します（ダイレクトモード）。トリガー発振器は+5と-10Vの間で発振を開始しますが、ダイオードはそれを0Vでクランプして正の部分を遮断し、その後RESETに送信されます[編集：これは実際に起こっていることとは異なります。下のオシロスコープの画像を参照してください]。ただし、セットがハイに保持されている場合、Qの唯一の可能な結果は、発振器がその低いポイントにあり、リセットに〜10Vを送信しているときのハイ状態、QがハイでQ /が0のとき、および両方の「不許可状態」です。発振器がその高いポイントにあるとき、セットとリセットが高くなり、QとQ /の両方が高くなります。したがって、Qは少しのノイズで一定の「高電圧」（この場合は0V）を送信するだけです。それが私が期待することであり、私がそれを実行しているのを見ています。私のメーターとオシロスコープの測定は、これが起こっていることを確認しています。 これはどのように機能するはずですか？それがどのように機能するかについての私の解釈と回路が実際に機能する方法の両方で明らかに何かが間違っていますが、私は何度もそれを調べましたが、それを理解することはできません。 あなたの助けは大歓迎です！ 編集：機能しない設定（高オクターブ）でのさまざまな入力と出力を示すオシロスコープのショットを追加します。相対位置を示すために、中心が0Vである垂直位置を残しました。0.5V / divです。リセット時の波形がどれほど負であり、振幅がどれほど小さいかを見て驚いた。これは、私が以前に観察したと思っていたものとは少し異なり、明らかに「正しくない」ようです。 マスターオシレーターの出力（CLOCKに到達する場所）も見栄えの良いトリガー波形ではありません。また、4013には適切なトリガーが必要であると理解していますが、クロックモードで動作しているように見えるため、問題ではない可能性があります。

8 digital-logic  flipflop  cmos 

（私はデジタル回路設計を学んでいます。これが素朴な質問である場合は失礼します。） ウィキペディアから、SIPOシフトレジスタに関する次の図を見つけました。 私が理解しているように、このシフトレジスタはDFF（D Flip-Flop）でできています。DFFは、クロック周期の立ち上がりエッジでトリガーされます。そのため、Clock信号の立ち上がりエッジごとに、からのデータはData In1段のDFFを介して伝播します。 私の質問は、ClockはすべてのDFFで共有されているため、立ち上がりエッジが到着したときに、4つのDFFがすべてトリガーされた/透過状態でなければならないということです。では、2つ以上のステージではなく、DFFのステージを介してデータが確実に伝播するようにするにはどうすれonly 1ばよいでしょうか。 まあ言ってみれば： Td DからQにデータをロードするための1 DFFステージの内部遅延です。 Trクロックの立ち上がりエッジの持続時間です。下の写真を参照してください。 伝播を1ステージに制限するには、次のようにする必要があります。 Td < Tr < Td*2 私は正しいですか？ しかし、上のリンクでは、それは言う： この構成では、各フリップフロップはエッジトリガーされます。最初のフリップフロップは、指定されたクロック周波数で動作します。後続の各フリップフロップ は、その前任者の周波数を半分にし、デューティサイクルを2倍にし ます。結果として、立ち上がり/立ち下がりエッジが後続の各フリップフロップをトリガーするのに2倍の時間がかかります。これにより、時間領域でシリアル入力がずれ、パラレル出力になります。 それは私にいくつかのことについて混乱させます。 どういうhalves the frequency意味ですか？ DFFを周波数でどのように特徴付けることができますか？ DFFはクロックの立ち上がりエッジでのみ機能しませんか。また、一般に、クロックの周波数は関係ありません。 そして、周波数はどのようにデューティサイクルに関係しているのでしょうか？周波数は周期に関連していますが、デューティサイクルは信号またはシステムがアクティブである1つの周期の割合を意味します。周波数とデューティサイクルの間に関係はありません。 追加1 以下のようNeil_UKは以下の彼の返事の中で述べて、上記のwikiの引用は平野間違っています。そして彼はwikiページを修正しました。 EMフィールドは、以下の彼の返事に言いました ...作業を行ったクロックエッジがすでに終了しているため、クロックの次の立ち上がりエッジまでは何も起こりません... 厳密に言えば、理想的な垂直立ち上がりエッジはありません。Tr上図のようにいくつかあるはずです。DFFステージを介した信号の伝搬を制限すると思いますが、立ち上がりエッジは、信号が1つのステージを伝搬するのに十分長く、信号が次のステージに伝搬しないのに十分短くなければなりません。 私は、この種のコントロールが本当であるにはトリッキーでデリケートすぎると思います。しかし、それが本当なら、それはどのように達成されますか？（私はこの質問に報奨金を出しただけです。）

8 digital-logic  shift-register 

TI の以下のAppNoteを参照しています。トランジスタQ3とQ2の目的は何ですか？コントローラがオンにしていないときにPFETを「ハードオフ」にするのですか？ ありがとうAJ

8 transistors  digital-logic  mosfet  circuit-analysis 

私は2冊の教科書を読み、先生に相談しましたが、私の疑問を明確にするものは何もないようです。 私が教えてきた2つのバージョンの人種は、 SRフリップフロップのSおよびR入力が論理1の場合、出力は不安定になり、競合状態と呼ばれます。 SRフリップフロップのSおよびR入力が論理1で、入力が他の条件に変更されると、出力は予測不能になり、これは競合条件と呼ばれます。 どちらが正しいですか？または、どちらも間違っている場合、実際には何が人種ですか？

8 digital-logic  flipflop 

2N3904トランジスタが大量にあり、RTLロジックプロジェクトでそれらを使用したいと考えています。私がWebで理解できること、および私が持っていた部分に基づいて、私は論理ゲートを次の値で非常にうまく機能させることができました： この回路のシミュレーション – CircuitLabを使用して作成された回路図 これは正常に機能しますが、2N3904のデータシートで何を読んだのか少し心配です。ベースエミッターの飽和電圧には次の仕様があると述べています。 Ic = 10mA Ib = 1.0mA Ic = 50mA Ib = 5.0mA それが正確に何を意味するのか理解するのに苦労しています。オームの法則を使用してベース入力の電流を計算すると、I = 5/10000 = 0.0005になります。これが5mAであることは正しいですか？私はR2を5Kの抵抗に置き換え、それを同じに切り替えました。これは0.001または10mAになります。 私が言ったように、それは現在働いています。仕事に適した抵抗器を購入したことを確認したいだけです。目標はトランジスタを完全に飽和させることですが、これがどのように行われるかはわかりません。 おかげで、

8 transistors  digital-logic  rtl 

Arduinoのようなマイクロコントローラーではなく、論理回路、LED、ICだけを利用するSimon Saysの古典的なゲームを作成したいと思います。 この回路に4つのLEDと4つの触覚スイッチを使用したいと思います。 私はこれを自分のための教育課題としてやっています。私は電子工学を勉強していませんが、コンピュータサイエンスを勉強しています。 10進カウンターや555タイマーなど、いくつかのコンポーネントが必要になることを理解しています。 しかし、私の質問は、どのLEDをランダムな順序で表示するかをどのように決定できるのですか？シーケンスをメモリに保存するために、カウンター/フリップフロップを10年間できることを理解しています。

8 led  digital-logic  integrated-circuit  timer  555 

気に入ったFPGAボードを見つけました。ザイリンクスSpartan 6 LX45を使用しています。Spartan 6シリーズのデータ​​シートに行ったところ、43,661個のロジックセルがあるとだけ表示されていました。ゲートはいくつありますか？または、ロジックセルの数から総ゲート数をどのように計算しますか？

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