電気工学

PCIeドライバーを実装しています。割り込みを有効または無効にすることができるレベル、または割り込みを有効にする必要があるレベルを理解したいと思います。OSは、どのプラットフォームにも関連していると想定しているので、意図的に指定していません。レベルとは、次のことを意味します。 OS固有の割り込み処理フレームワーク 割り込みは、PCI / PCIe構成スペースレジスタ（COMMANDレジスタなど）で無効または有効にできます。 割り込みもデバイスレベルでマスクできます。たとえば、ホストに対して特定の割り込みをトリガーしないようにデバイスを構成できます。 PCIeで使用されている割り込みタイプ（INTxエミュレーション、MSIまたはMSI-X）は、ホストOSに配信する必要があることを理解しています。 だから私の質問は-実際にはすべてのレイヤーで割り込みを有効または無効にする必要があるのですか、それともハードウェアに最も近い、たとえば関連するPCIレジスタでのみ十分ですか？

8 interrupts  bus  pcie 

Androidカーヘッド/インフォテインメントユニットのアフターマーケットを購入したいと思います。しかし、システムソフトウェアが破損した場合に再インストールする方法はないと思います。そのため、フラッシュメモリにデータがどのくらい続くか心配です。 私は10年や20年のような古い数字を見つけましたが、それは今日のMLCとは異なり、8ビットマイクロコントローラーにある大きな単一レベルのセル用です。 SanDiskによると、 MLCフラッシュのデータ保持は、SLCフラッシュよりも桁違いに低いです。 JEDEC JESD218A規格によれば、25Cでのデータ保持は101週間である必要があります。別の情報筋によると、「フラッシュメモリは、コントローラーに時々電源が入っており、侵入するビットエラーをスキャンして修正する場合に、データを最も適切に保持します。」 つまり、ここで提案されているように、DRAMと同じようにスクラブ/リフレッシュします。 46倍のデータ保持！信じられないが、これは今日すべてのフラッシュメモリデバイスに実装されていますか？ しかし、単一のセルに対して、更新/スクラブまたはECCを行わない、生のデータ保持時間はどれくらいですか？101週* 46 = 89年は、本当であるには良すぎるように聞こえます。 また、エラー訂正によりどの程度改善されますか？ 明らかに、修正なしの最初のエラーが発生するまでの時間は、ギガバイトデバイスでは非常に低く（幾何学的分布に従っているか？）、個々のセルの平均時間の近くにはありません。エラー訂正は、集合ビットの保持時間を単一の未訂正セルの場合とほぼ同じ時間に引き上げますか？それともそれ以上に改善しますか？

8 flash  error-correction  flash-memories  nand-flash 

私の質問は、特定のバスまたはラインと、私がそれに置くべき終端についてではありません。 バスによっては、CANのような終端抵抗やメモリのアドレス/データが必要なことを知っています。 私がよく理解していれば、これらの抵抗は信号の反射を避けるために必要です。 私の質問は： 終端抵抗は反射を避けるためだけに必要ですか？ 反射につながる電気的現象は何ですか？抵抗がない場合、信号に反射があるのはなぜですか？ 抵抗器の値は、バスの長さまたはバスの周波数に依存しますか？ 抵抗が反射目的である場合、抵抗を追加することによって反射を破壊する現象は何ですか？ 終端抵抗が並列で必要な場合と直列で必要な場合があるのはなぜですか？

8 resistors  signal-integrity  bus  reflection 

モーター速度制御用のPIDコントローラーを実装しています。PIコントロールの実装が完了しましたが、これは完全にうまく機能します。仕様では、D部分に次の方程式を使用してフィルタリング手法を実装するように指示されています。 ここまでで私が理解しているのは、これは一般的にエラーの変化率に対応することをs表して"dx/dt"いますが、ここではフィードバックの変化率と関連付けることができます。Td/N全体的なゲイン出力を制限するためのものです（これが正しいと思います）。これをCコードで表すために、次の方法を試しました。 s = (CurrentFeedback()-Old_Feedback)*100/(MaxFeedback()); //to calculate the % change in feedback s = s*1000/sampleTime; //1000 is multiplied because sampleTime is in milliseconds D = (Td*s)/(1+(s*Td/N)); D = D*KP; //Kp is multiplied as per the standard pid equation. Old_Feedback = CurrentFeedback(); PID = P+I-D; さて、Dを追加した結果は、私が予測したものとは異なります。D部分の式を正しく実装したかどうかを知りたいだけですか？微分の基本的な数学の理解に間違いをしていますか？ 注： VFDから直接取得されるため、kp、ti、tdの再計算を変更する自由はありません。

8 c  pid-controller 

誰かがマイクロ波GaN HEMTにバイアスをかけたりパルスを与えたりした経験はありますか？10ワットのSバンドトランジスタを注文しました。バイアスシーケンスについてはすべて知っています。このアプリケーションはパルスです。私は、ハイサイドスイッチでドレインにパルスを送る方法と、ゲートをつまんでパルスを送る方法（Microsemi、TriquintなどのホワイトペーパーとPhDの防御）について読みました。 誰かがどちらのアプローチも試しましたか？重要度の高い順に：（1）立ち上がり/立ち下がり時間、（2）効率。ドレインパルシングによる直列抵抗以上の文書化されていない影響について心配しています。 実体験をお願いします。

8 mosfet  amplifier  mosfet-driver  microwave 

スキンエフェクトに関する記事を読んでいました。私は表皮効果が何であるかを知っていますが、何がそれを引き起こすのか知りたいと思いました。 なぜ中心で逆起電力が最も強いのですか？導体の断面積で均一に分布しないのはなぜですか？そのため、主電流は抵抗されますが、中心と表面の両方を通過します。 これが私が読んでいた記事です：https : //en.wikipedia.org/wiki/Skin_effect

8 ac  transmission-line  skin-effect  conductors  self-induction 

では、この口コミ（すぐに受け取ったことを大きな注目を）、Googleのエンジニアは、彼によると、「潜在的にUSBハブや充電器に損傷を与える」ことができることが、ケーブルに欠陥を指摘しました。 同じレビューから、「ケーブルアセンブリのV BUSおよびGNDでのIRドロップに許容差を提供するために、56kΩ±5％の値を使用する必要があります」。誰かがこれにいくつかの光を当て、不良ケーブルが実際にハブまたは充電器を損傷する可能性がある方法と、この特定のケーブルに使用されている10kΩ抵抗がこれを防ぐのに十分ではない理由を説明できますか？

8 power  usb 

ARMを少し体験するために、最近SAM4S XPLAINEDボードを購入しました。このボードには外部RAMがあり、RAMの/ CS1ラインであるPIN6には39Rプルダウン抵抗があります。 完全な回路図：回路図 質問：なぜ39Rがその抵抗器の抵抗であるのですか？それは私には非常に珍しいことです。ここで強力なプルダウンを使用する必要がある理由はわかりません。その背後にある論理を理解したいだけです。 回路図によると、コントローラーのPC14に接続されていますが、実際はそうではありません。（R208がありません）

8 microcontroller  pulldown 

安全なUART / USB通信プロトコルを作成する方法を考えていました。マイコンとパソコンの通信に必要です。私は〜10個のコマンドを使用しており、それぞれに10個の個別の確認応答コマンドを使用すると思いました。 交換は次のようになります。 PCがUARTを介してウェイクアップコマンドを送信する µCはPCが接続されていることを認識し、そのコマンドをPCに送信します。 0x01 PCは要求された処理（一部のハードウェア関連）を実行し、~0x01完了時に応答します（2つの数の間に大きな「距離」を作成するために数を無視します）。 µC 0x01は送信したことを認識し~0x01、PCから期待しています。~0x01µCは、何か他のものが戻ってきた場合、何かがうまくいかなかったことを認識し、新しい要求またはエラーメッセージを送信します。 µCが送信する0x01場合、PCはそれを理解0x02して~0x02送り返しますが、~0x01ノイズによるµCの読み取りはかなり悪いでしょう。 送信に関してそれはどのくらい安全ですか、またはこれをより安全にするにはどうすればよいですか？

8 microcontroller  c  embedded  uart 

TI の以下のAppNoteを参照しています。トランジスタQ3とQ2の目的は何ですか？コントローラがオンにしていないときにPFETを「ハードオフ」にするのですか？ ありがとうAJ

8 transistors  digital-logic  mosfet  circuit-analysis 

現在Atmel Studio 7を使用していますが、c ++ 11サポートを有効にする必要があります。このトピックに関するドキュメントは見つかりませんでした。さらに、c ++ 11がサポートされているかどうかさえまだわかりません。

8 avr  c++  atmel-studio 

MAX15500のデータシートには、いくつかのダイオードを直列に使用する必要があると記載されています。 ... AVDDからAVDDOおよびAVSSからAVSSOへの2Vから3.5Vの電圧差を保証します。 2V〜3.5Vのツェナーダイオードは、これらの5つのダイオードすべてを置き換えることができるはずです。もしそうなら、なぜマキシムはそのような過度に複雑な回路を提案しているのですか？何か不足していますか？

8 diodes  datasheet  zener 

私は現在、アナログエレクトロニクスのクラスを受講していますが、これは発生した問題の1つです。 V 1 = 15V V 1 = 15V, Ueb = Ube = 0.6V, Uce(sat) = 0.2V, β =200, VT = 25mV, R2 = 39Ω, R4 = 4.7kΩ, R5 = 470Ω Q2とQ3の静止コレクター電流が両方とも8 mAであり、入力信号が存在しない場合、Q2のコレクターが電位V1 / 2になるようなR1、R3、R6の値を見つけるように求められます（これは教えてくれますか？ここではDC分析のみを行っているので、それは関連性がありますか？）従うべき一般的な手順はありますか？2つのトランジスタを使用して同様の分析を行いましたが、常に行う必要があるのは、各トランジスタのVe、Vc、Vbの式を見つけ、それらを比較することで、どのモードで動作しているかを仮定することです。ただし、ここでは矛盾が生じました。つまり、Q2は線形モードのように見えるため、R6 =（V1 / 2-V1-0.7）/ 8mA <0です。広範に質問しなかったといいのですが。私は解決策を求めているのではなく、この種の分析のレシピを教えてください。 編集：ぎこちなく、私は今、Q1のコレクターとQ3のベースの間のノードとして私に見えたものが1つではないことに気がついただけです。注意深く観察するだけでわかります。

8 transistors  analog  circuit-analysis  bjt 

私はプロテウス8をインストールし、それを使い始めました。オシロスコープでプリミティブ回路を構築しました。最初は、視覚化ウィンドウ（信号のグラフ付き）が取得されていました。このウィンドウを閉じてシミュレーションを停止しました。しかし、次回はこのウィンドウは開きませんでした。 私はグーグルの助けを借りてこの問題を解決しようとしましたが、答えは「オシロスコープでマウスの右ボタンをクリックして、「デジタルオシロスコープ」を見つける必要があり、問題は解決されます」とわかりました。しかし、それは実際にはプロテウスの別のバージョンで動作します。これはプロテウス8では見つかりませんでした。 Proteus 8でこの問題を解決する方法は？

8 oscilloscope  proteus 

スルーホールコンポーネントを扱う場合、はんだ付けする前にリードをクリップして、クリップによる衝撃で接合部が破損しないようにする必要があることを読みました。一方、DIYキット（多かれ少なかれ専門的）の大量の指示を見てきました。写真は、インストールされているタイプのすべてのコンポーネントを示し、はんだ付けされ、クリップされています。後者の方法はもちろん、はるかに速く簡単です。

8 components  soldering  pcb-assembly  stability