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私は、マイクロコントローラー、CANトランシーバー、センサー（I2C）およびリニアレギュレーターを使用してPCBを設計しています。PCBを可能な限り小さくしたいので、私の考えは2層スタックの両面を使用することでした。私はこれをこれまで一度もやったことがなく、ボードの片側だけをコンポーネントに使用していました。 私の主な関心事は、背中合わせに何を避けるべきですか？たとえば、リニアレギュレータをマイクロコントローラのすぐ後ろに配置するのは適切ではないという経験に基づいた推測をします。 通信回線（I2C UART CAN）のクロスオーバーを避ける必要がありますか？

12 pcb  layout  manufacturing 

これはこの質問の直接の続きです。これが私のレイアウトです。マイクロコントローラー側についてどう思いますか？ 2019年4月更新：2016年春/夏にボードを構築しましたが、ここで結果を更新することはできませんでした。ボードは正常に動作し、デジタルノイズのアナログ信号への唯一の観測可能なリークは、レイアウト/接地ではなく、アナログ/デジタルインターフェイスの特定の不適切な回路設計の選択によるものでした（そして、後のリビジョンで修正することで、その小さなノイズも除去されました）。 。ここで私は商業用ボードを持っていて、CPUセクションのデザインは主にここに示すレイアウトに基づいており、EU EMCテストに合格しているので、このレイアウトは少なくとも十分に機能します。 実際の古い質問は次のとおりです。 編集：アルマンダスの答えに基づいて、私は今マイクロコントローラーのレイアウトが十分に良いという印象を受けています。デジタルノイズがアナログ側に漏れないようにするという点で、これがどれほど優れているかについて、誰かがもっと言いたいことがあれば、私はまだ非常に興味があります。もちろん、マイクロコントローラー側についてさらにコメントがあれば歓迎します。 スタックアップは TOP：シグナル GND：ソリッドグラウンドプレーン、どこにもカットやトラックがない PWR：電源 BOT：シグナル TOP（赤）およびPWR（紫）レイヤー、上部シルクスクリーン付き[ 下の更新を参照 ] BOT（緑）、上記との比較のための上部シルクスクリーン付き デジタル/アナログの分割（論理的には、グランドプレーンはソリッドです）はここで左/右です。電力（+3.3デジタル、DACおよびMUX、アナログ）は左下隅に入り、3つのキャップには47ufのリザーバーキャップがあります。フェライトビーズ（FB101）は、+ 3.3VトラックとDACおよびMUXをuC電源から分離します。uCは左上隅にあり、TOPの下のプレーンはローカルアースで、C720の近くのビアでGNDに接続されています。± 15±15\pm15 uCはSTM32F103VFであり、72MHzで実行します。水晶は8MHzです。uCの右側には、「Control 1」とマークされたセクションがあり、2つのDACと1つのマルチプレクサが含まれ、uCの内部DAC1の出力を多重化します。右下には、「Control 2」の近くにもう1つのマルチプレクサがあり、uCのDAC2を多重化しています。uCのDACからの信号をマルチプレクサーに行く前にそれらをバッファーするオペアンプ（UREF1）に送るトラックは、ビアからC712の右上に行く2つのトラックです。DACは、uCの右上隅から離れるSPIバスに接続されています。 DACとマルチプレクサーは、直接オーディオではなく、右側のアナログサウンドジェネレーター（ほとんど表示されていません）の制御信号を生成します。しかし、私はそれらの重要なデジタルクロストークが生成されたオーディオでも聞こえると予想しますが、これは悪いことです。私は kHzの制御レートを目指しています。つまり、8ウェイマルチプレクサーが kHzのレートで新しいサンプル値を取得します。111888 uCを去る他のトラックは次のとおりです： MUX1の場合はuCの上から、MUX2の場合は右側から、MUXのアドレスを選択して有効にします。 PWM信号は、抵抗アレイRR901に送られます。これは私が試していることであり、本質的にPWM波形を特定の方法で組み合わせることによって波形を生成します。これが機能しない場合、またはこのパスを介したノイズリークが多すぎる場合は問題ありません。次のリビジョンでは省略します。RR901を省略した場合、このパスからのノイズリークは基本的にないと思いますか？ 最終オーディオ出力（図示せず）からuCの右下側のピン26に送られるADC信号。これは、有効な10ビット程度の精度が得られる限り、アナログ側の特定の機能を調整するために使用されます（12ビットADCです）。 パワープレーンでは、DAC / ADCリファレンスはUREF1から取得されます（実際には特定のリファレンス電圧は必要ありませんが、DACの最大出力と正確に比較する必要があります）。 GPIOは、デジタルセクションとアナログセクションの間の一部の抵抗（R713とR710など）に接続し、アナログセクションのさまざまなもののオンとオフを切り替えます。RにはCが付いており、uCからのデジタルノイズを除去しようとします。この質問を参照してください。 最後に、RCネットワークR715、R716、C709は、GPIOのステップ入力として使用されるGPIOの出力をフィルタリングおよび減衰し、VCFをキャリブレーションします。 私が知りたいいくつかの特定のポイント： クリスタルは十分に近く、適切に配線されていますか？uCアナログセクションのデカップリングキャップをクリスタルとuCの間に配置しなければなりませんでした。 C715はVDDAのデカップリングキャップです。Vref +、Vref-のデカップリングキャップC717をしっかりと接続するために、C717を蛇行するかなり長いトラックでVDDをC715にルーティングする必要があったことに注意してください。これは悪いですか？ VREF +とVDDAのデカップリングキャップのグランド側と同様に、VREF-とVSSAは直接グローバルグランドに接続されます。これは前の質問でOlinが言ったことと一致するので、今は大丈夫だと思いますか これは、DACからの出力が適度にクリーンになる可能性があるように見えますか？約12ビットの効果的なS / N比を期待しています。uC DACは12ビットで、プロトタイプ用の外部は16ビットです（ピン配置互換の12ビットバージョンがあるため、いつでも後で切り替えることができます）。 私はプロのEEではないので、他のコメントや提案も大歓迎です。ここでも愚かな間違いをしている可能性があります:) 更新： こちらの提案に従って、最新バージョンを収集します。 アルマンダスの提案による最上層の変更： C715とC717のスワップ順序 上部電源プレーンのクリアランスを6ミルから9ミルに増やします（これより大きくすると、プレーンはピンを流れず、たとえばC712アースが切断されたままになります）。 トップv2

12 microcontroller  pcb-design  layout  dac  mixed-signal 

私は、FCCパートB（CSRR 22）エミッションに合格するためのテストを受けているデバイスに取り組んでいます。1つの角度と偏光（垂直）で、デバイスは100-200Mhzの範囲の放射を持ち、しきい値に違反するため、デバイスは故障します。 テスト結果は、145Mhzと128Mhzに 2つの特徴的なピークを示しています。広帯域ノイズの原因の1つはリンギングです。リンギングには複数の高調波成分があります。 問題 PCBには2つのスイッチモード電源（SMPS）があります。これらはSemtec TS30011 / 12/13シリーズチップです。（データシート）詳細に検査すると、出力にリンギングがあります（インダクタステージの前）。SMPS1には145MHzのリングがあり、SMPS2には128Mhzのリングがあります。それらに異なる負荷があることは注目に値します。彼らの回路図は同一であり、そのレイアウトは、いくつかの異なる何が、80％同じです。 EMIノイズを低減するには、どのレイアウトオプションが必要ですか？ インダクタに入るトレースの厚さを調整して浮遊容量を減らすのに忙しい すべてのCapsをかなりうまく結び付けるレイアウトには見られないGNDがあります。 リンギングを減らすためにフィルターコンポーネントを調整する方法がわかりません。 テスト結果（3M、垂直極） 回路図とレイアウト1 これは、デバイスに接続する電源ケーブルにフェライトコアを配置することで解決できますが、これはさまざまなコストと美的理由から最適ではないソリューションです。 プレインダクタ測定 隣接する両方のSMPSのレイアウト 隠されているGNDへのすべての実行参照、下の電源層は5-12VでVinを供給し、それぞれが出力3V3に固定されています

11 pcb-design  layout  emc 

現在、昇降圧コンバーターに関する問題があります。昇降圧コンバーターの回路図は次のように表示されます。 昇降圧の入力電圧と入力電流を測定するために、ホール効果トランスデューサーLV25-PとLA25-NPを使用しました。次に、信号はトランスデューサーによって測定され、信号条件回路（この図の右）に送信されます。信号条件回路では、LM358を使用して電圧フォロワーを作成しました。最後に、信号はADCに送信されます。 使用したIGBTはIRG4PH50Uです。ドライバーはTLP250です。TLP250の電源は+ 15Vであり、そのグラウンドは「中間」と呼ばれます。スイッチ周波数は20KHzです。 昇降圧の入力ソースとして、PVエミュレーターChroma ATE-62050H-600Sを使用しました。出力は20 Omhの電子抵抗で構成されています。IGBTのデューティサイクルを49％に維持しました。結果は以下のとおりです。 ここで、チャネル1は、信号条件回路の前にあるポート「LA」の信号を指します。チャネル2は、ポート "1"の信号を指します。これは、LCローパスフィルターを備えた信号条件回路の最後にあります。チャネル3は、電流オシロスコーププローブで測定する入力電流です。 結果はあまり良くありません。私は本当にこれらのスパイクを削除したいです。最近、DC / DCブーストコンバーターで大きな発振を引き起こしているものなど、グラウンドバウンスに関するドキュメントをいくつか読みました。このグラウンドバウンスまたは他の効果はありますか？ 私はそれが地面の跳ね返りによって引き起こされていると確信しました。しかし、私はそれを解決する方法はありません。 ご協力いただければ幸いです。 こんにちは、@ BruceAbbott。はい、3つの理由があります。 1つのグラウンドはトランスデューサーとLM358に関連しており、「三角形」としてマークしました。2番目のグランドは、ドライバ「T_250」に関連し、「D_GND」とマークされています。3つ目は昇降圧用のグラウンドで、「GND」とマークされています。図の右側に示すように、0 Omhの抵抗を使用してそれらを接続しました。チャネル1とチャネル2の信号を測定したとき、接続したグランドはP6です。 @PlasmaHHのリクエストとして、プロトタイプとPCBレイアウトを追加しました。 最近、@ PlasmaHHから解決策を試しました。結果は以下のように表示されます。 チャネル3は、電流オシロスコーププローブによって測定される入力電流です。チャネル1とチャネル2は、同じポート「1」を参照します。ただし、チャネル1は地上アンテナを使用し、チャネル2は使用しませんでした。いくつかのリップルが低減されていることがわかりますが、すべてではありません。 ブースト回路も試しました。これは以前の仕事です。結果は以下のとおりです。 ここで、チャネル1は地上アンテナを使用し、チャネル2は使用しませんでした。この図から、すべてのリップルが低減されていることがわかります。 上記の議論から、@ PlasmaHHは正しいと思いますが、全体ではありません。@carlocと@rioraxeはいくつかの解決策を提供しました。私はジェフ・バロー、http： //www.analog.com/library/analogdialogue/archives/41-06/ground_bounce.htmlのエアティックルを読みました 。地面の跳ね返りが犯人だと思います。以下に示すように、バックブーストの分析を行いました。 これらの図は、スイッチがオンまたはオフのときの2つの異なる電流ループを示しています。この図から、現在のループ領域の変化を見ることができます。以下に示すように、PCBレイアウトを設計するソリューションを提案しました。 このレイアウトを使用したいのは、2つの電流ループの電流方向が同じであることがわかったためです。したがって、ピンク色の領域と緑の領域をどのように縮小するかを考えるだけです。 これが私のPCBレイアウトです。まだ完成していません。私はちょうどそれが機能するかどうかを知りたいです。 ピンクの線はスイッチがオンのときの電流ループを示し、緑の線はスイッチがオフのときを示します。白い領域は、現在のループの変化です。 だから、みんな、大丈夫だと思いますか？ —————————————————————————————————————————————こんにちは、私は新しいものを作りました変更。まず、コンデンサーのサイズを小さくします。これほど大きなものは必要ないからです。次に、インダクタのGNDとCoutの間のトレースを減らします。これは浮遊インダクタンスを減らすのに効果的ですか？」 こんにちは、PCBレイアウトを更新しました。確認してください。 私はいくつかの変更を加えました： IGBTとダイオードを1つのヒートシンクに入れて、ループ領域を再利用しました。 底面にいくつかのコンポーネントを作成しましたが、それが大丈夫かどうかは本当にわかりません。 図でマークした白い円のように、グラウンドを接続します。 キャップのESRを測定する方法がわかりません。しかし、私はそれについていくつかの文書をチェックしました。それは言います： 「入力コンデンサは100V 470uFです。ESRは0.06オームです。出力コンデンサは250V 47uFです。ESRは0.6オームです。」 最近、以下のように、新しいPCBボードを作成しました。 以下に示すように、結果は良好です。 入力電流のスパイクは小さくなります。ただし、さらに改善できるかどうかはわかりません。 ところで、以下に示すように、出力電流と電圧もテストしました。 なぜ波形出力がとても奇妙なのですか？これを改善するには？ご覧ください。

11 ground  layout 

私は、1.8V、3.3V、5.0Vの3つの電圧で動作する4層ボードを開発しています。ボードには次のスタックアップがあります。 信号 接地 3.3V 信号 グランドと3.3Vプレーンは完全に壊れていません。信号や電力のトレースはそれらを伝わりません。 3つのLP38690DT LDOを使用して電力を供給しています-これが私の回路です。 大きな画像はこちらをクリックしてください。 私の懸念は、これらのデバイスのレイアウトです。データシートには、次のことを示唆しています これを行う最善の方法は、CINとCOUTをデバイスの近くに配置し、VIN、VOUT、およびグランドピンへのトレースを短くすることです。レギュレータのグランドピンは、レギュレータとそのコンデンサが「シングルポイントグランド」になるように、外部回路>グランドに接続する必要があります。 「一点地面」という用語に少し混乱しましたが、データシートに記載されているアドバイスを最大限に活用しようとしましたが、正しいかどうかはわかりません。 赤のテキストはここの人々を明確にするためにそこにあるだけであることに注意してください-私は後でそれを削除します。各レギュレータはコンデンサに直接接続され、レギュレータの接地ピンはコンデンサの接地ピンに直接接続されます。これは、データシートが私がやるべきことを意味するものですか？ データシートは続けて言う VINに入り、VOUTから来るトレースを介して大電流が流れるので、ケルビンはコンデンサのリード線をこれらのピンに接続し、入力コンデンサと出力コンデンサと直列に電圧降下が発生しないようにします。 Kelvin connectとはどういう意味ですか？私はケルビン接続が何であるかを知っています-私が理解していないのは、LDOのコンテキストでそれが何を意味するかです。 3つ目の質問は、3つすべての規制当局に関するものです。先に述べたように、各ICは、コンデンサをグランドプレーンに接続する同じビアからのグランドを参照しています。ただし、3つのレギュレータすべてを同じ接地点に接続する必要がありますか。つまり、3つのレギュレータすべてを「単一の接地点/ビア」に接続する必要がありますか？ 最後に、入力電圧は4点スルーホールコネクタから供給されます。このコネクタは、2つの導体に6 V、他の2つの導体にGNDを供給します。GNDピンは、直接グランドプレーンに接続されています。これで問題ありませんか、それともGNDピンをレギュレータのGNDピンに太いトレースで直接接続する必要がありますか？ 注：レイアウト図には、レギュレータの出力に接続されているものは何も表示されていません。これはOKです。ICを電源に接続する必要があります。また、レギュレータの下の栗色は網ではありません。これはPCBレイアウトで「部屋」を表示するAltiumの方法です。 現在の要件 電流のほとんどは5V電源から供給されます。5V電源は、最大を引き出すLCDディスプレイに接続します。400mA（バックライトがオンの場合）-通常は約250mA。 3.3V電源は最大を引きます。300mA（不連続）ですが、通常は約150mA以下です。 1.8Vは、私のボードにあるCPLDのコア用の電源です。これを見積もることはできませんでしたが、測定しました。起動時、これは約30mAでしたが、その後0mAに減少しました。私のメーターは、実際に電流を測定するのに十分な感度を持っていなかったようです。私は200mAがこれに対する安全な賭けだと思います。 更新されたレイアウト： これがここの人々が意味したものであることを願っています。大きな銅を1つ注ぐのか、3つに分けるのかわからなかったので、3つに分けて行った。 更新されたレイアウト（再度）： 3つの独立した銅の代わりに1つの巨大な銅を注ぐようになりました。複数のビアを使用して3.3V電圧を電源プレーンに接続する方法がわからなかったので、上記は私の試みです。私は小さなフィルを作り、それを出力コンデンサに直接接続しました。そこから、4つのビアがあり、それぞれのサイズは25ミルで、電源プレーンに直接接続しています。これはそれを行うためのより良い方法ですか？ フィルと他のオブジェクトの間のクリアランスは約15ミルです。これを増やすべきですか？

11 layout  ldo 

ボードに2つのDB37コネクタがあり、最終的にCPLDに接続します。これらの接続/信号はすべてデバイスへの入力です。 ESDから保護するために、私はTVSダイオードESD9C3.3ST5Gを使用しています。私はそのようなボードを持っています： DB37->ダイオード->プルアップ抵抗-> CPLD。 1Kプルアップは別の目的であり、ESD保護とは関係ありません。私のPCBは4層で、次のスタックアップがあります。 信号 接地 3.3V 信号 ダイオードはビアを使用してグランドに接続します。ビアへのトレースは厚い-CPLDへのトレースよりも厚い。グランドプレーンは、スルーホールパッドとビアを除いて、完全に壊れていません。これは少なくともある程度の穏やかなESDから保護すると思います。しかし、私はさらに何をする必要がありますか？これは商用デバイスではなく、内部で使用されますが、信頼性が必要です。 私が考えたことの1つは、ダイオードとCPLDの間に直列抵抗（22オーム程度）を追加することでした。ただし、CPLDのすべてのピンは入力であるため、すでに高インピーダンスになっています。ESD は TVSダイオードを介してグランドに向かう必要があります。私の仮定は正しいですか？ また、ダイオードと並列にコンデンサを追加すると効果があることも確認しました。私の信号は高速ではないので、これはそれらをあまり歪ませないはずです。ただし、74個の信号があるため、これらのキャップのうち74個にする必要があることに注意してください。それで、これらを追加して追加する前に、これに価値があるかどうかを知りたいと思いました。 ここにレイアウトのクローズアップがあります： 最後に、最後の質問-上記は私のボードの入力側について説明したものです。出力は、私がさらに2つのDB37コネクタとCPLDを持っているという意味で似ています。この場合、CPLDのピンは出力です。 レイアウトは次のようになります。CPLD-> MOSFET-> DB37 この場合、ダイオードはありません。ただし、最近読んだように、MOSFETは他のデバイスよりもESDに対してはるかに敏感です。ここにもダイオードを追加する必要がありますか？MOSFETのドレインはDB37に接続されています。このDB37は、前述の入力側DB37に接続されます。 MOSFETがオンの場合、そのドレイン-ソース間の抵抗は非常に低くなります。そのため、これは、反対側のTVSダイオードではなく、ESDパイクが通過する魅力的な経路を証明する可能性があります。ここにもTVSダイオードを追加する必要がありますか？もしそうなら、ああ、72個のダイオード！

11 layout  esd  tvs 

ATIP 162マイクロコントローラーをPDIPパッケージでホストするボードを作っています。残念ながら、VCCピンとGNDピンは対角線上に配置されています。私が読んだことから、コンデンサは最大の効果を得るためにピンのできるだけ近くにあるべきです。 現在、コンデンサを接続する3つの方法を見ることができます。両方のピンから等距離になるようにコンデンサにワイヤを配線し、コンデンサをグランドの近くに配置してワイヤをVCCに配線するか、またはコンデンサをVCCの近くに配置してワイヤをグランドに配線します。「上記のどれでもない」オプションも常にあります。 この場合、どのようにして正しい判断を下すのですか？それとも無関係ですか？

11 layout  decoupling-capacitor 

グランドプレーンを一緒に接続する最良の方法は何ですか？ 基板全体で低インピーダンスのGNDを維持し、信号のリターンパスを提供するために、複数の場所でグランドプレーンが接続されていることを知っています。 しかし、すべてのデカップリングコンデンサのすぐ近くに配置されたビアに加えて、 ボード上の最大波長の20分の1の間隔のグリッドパターンで多数のビアが追加されたレイアウトを見てきました。 他のボードでは、ビアはトレースに沿って配置されます（「グランドプレーンを接続するビアの配置」など）。 ビアがランダムに散らばっているのを見てきました。 組み合わせもあります。ラインに沿ったビア+ GNDプレーンにランダムに散在。 顕著な違いはありますか？ 私が達成したいのは、優れたシグナルインテグリティ、低放射、および優れた電源デカップリングです。

11 pcb  layout  ground  routing  via 

基本的なMOSFETにはソースとドレインが含まれており、NMOSまたはPMOSのどちらかです。ソースの矢印で示されます。しかし、組み立てられたNMOSを見てみましょう。 ここで、ピンがソースまたはドレインのどちらかが完全に接続に依存していることが簡単にわかります。接続がない場合、このデバイスは対称的です。しかし、従来のMOSFETシンボルを見てください。 ピンをソースとしてマークし、他のシンボルをドレインとしてマークするこれらすべてのシンボル。何故ですか ？デバイスのようにこのシンボルが対称的でないのはなぜですか？ Cadenceで作業するとき、回路図シンボルにはすべて、ソースがマークされているこのタイプのシンボルがあります。ただし、製造に使用される場合、ソースとドレインは、シンボルではなく接続によって決まります。

10 mosfet  layout  symbol  fabrication 

LQFP208パッケージのまったく新しいSTM32F429でプロジェクトに取り組んでいます。 低予算のため、最初のプロトタイプを自分ではんだ付けする必要があります。このパッケージを選択したのは、問題の原因がルーティング/ファームウェアなのか、はんだ付けの問題なのかを自分で確認できるようにするためです。 このプロジェクトには、LCD、カメラ、ULPI、32b SDRAMバスに加えて、その他の低速のインターフェイスが含まれています。 FMC BUSはSDRAMにのみ使用され、プロジェクトに他のメモリは必要ありません。 PCBスタックアップは、標準の4層S-GND-VCC-Sです。 SDRAM / MCUインターフェイスをルーティングするための最良の方法は何かについてアドバイスが必要です。 ここで行うことができる2つの異なるデザインがあります： 左のトレースは非常に短いトレースを使用するのに最適ですが、長さのマッチングのための余地があまり残らないため、短いトレースの伝搬遅延が非常に低いため、実際には必要ありません。LCD / ULPI / CAMERAバスが外部にルーティングされて問題が発生する可能性があります。 正しい方が良いかもしれませんが、トレースは少し長くなりますが、長さが一致する余地が多く、それでも終端処理は必要ありません。LCD / ULPI / CAMERAバスは外部にルーティングされますが、SDRAMバスに多くの点で対応するため、これらのバスのビア数が増加し、レイアウトがさらに複雑になります。 編集： 他のコンポーネントがあるため、両面アセンブリは必須です。 どれを選ぶのか、そしてその理由を説明してください。 EDIT2： PCBにデータを入力した後で左側を選択したので、右側にスペースがあまりありませんでした。 これは予備的な結果です。 レイアウトを改善するためのアドバイスは引き続き受け入れられます。 EDIT3： 追加された電源および接地ビア： ありがとうございました！

10 pcb  stm32  layout  sdram 

スペースに制約のあるPCBをレイアウトしています。通常、私は25MHzの水晶を、それを使用するチップのできるだけ近くに配置します。ただし、このPCBでは、水晶と同じスペースが本当に必要です。 水晶をチップから5〜7 mmほど動かすのは本当に悪いことですか。 PCBは主にデジタルエレクトロニクスですが、クリスタルから約20mmのところにアナログのものがいくつかあります。

10 pcb  layout  crystal  emc 

EAGLE CADには、長さが一致するグループと差動ペアを使用したレイアウトを支援するためにどのような設備がありますか？このような制約をオートルーターに適用できますか？これに続くものとして、このタイプの機能をサポートする（その他の）無料の電気CADツールは何ですか？ 編集 無料のCADパッケージがこの設計機能をサポートしていると思わない場合、それをサポートする低コストのオプションは何ですか？

10 layout  eagle  constraints 

私はPCB設計を学ぼうとしています、そして私が読んで見たものから、3つの異なるタイプのビアがあるようです： スルーホール-ボードを完全に通り抜けます ブラインド-最上層または最下層から、最上層と最下層の間のある層に移動しますが、完全にではありません 埋もれている-上層と下層の間にある それはそうです、私が見する機会を持っていたほとんどの半複雑なボードは4層基板であり、その通常は1つの層はGNDに捧げられて、VCCに別の、そして他の2つは、トレースを持っているよう。私の質問は、パッドまたはトレースを1つの層からGNDまたはVCC層に接続しようとする場合、どの種類のビアが最も適切かということです。私はブラインドまたは埋め込みビアを使用するべきだと思っていたので、私は尋ねますが、私が見てきたほとんどのボードは、ホールビアを介して使用しているようで、接続されていないレイヤーのビアの周りにストップがあるだけのようですに。ブラインドまたは埋め込みビアを使用する代わりにその方法を使用する理由はありますか？

10 pcb  pcb-design  layout  eagle 

休業。この質問は意見に基づいています。現在、回答を受け付けていません。 この質問を改善してみませんか？この投稿を編集して、事実と引用で回答できるように質問を更新してください。 5年前休業。 回路図キャプチャとPCBレイアウトにまだPCAD2006を使用しています。私はこれにはあまり満足していません。かなりバギーですが、それは私が大規模なライブラリを持っている残り物です。 PCADで発生している問題と、PCADがAltiumでサポートされなくなったため、別の方法を探しています。買い物リスト： 無料または低コスト（Altium Designerは廃止されました） 明らかな以上のボードサイズの制限はありません。たとえば、ユーロカード（160x100mm）または200x150mmが可能です。1メートル四方はいけません。一部の無料パッケージには、100x80mmの制限IIRCがあります。 ガーバー出力 PTHコンポーネントとSMTコンポーネントの両方の広範なライブラリ 便利：リアルタイムDRC 提案？

10 schematics  layout  eda 

私は本当にPCB設計の初心者なので、そのすべての面に不慣れです。私が最も問題を抱えているのは、実際に適切なコンポーネントを選択することです。私が抱えている問題は、Googleや他の場所で見つけたほとんどのコンポーネントを実際に使用できないことです。 ボード上のコンポーネントを使用するには、一部のPCB設計ソフトウェアでコンポーネントを貼り付け、回路図で使用し、PCBに配置して、その動作をシミュレーションできるようにしたいと考えています。しかし、これは際限なく難しいようです。私が実行する問題は次のとおりです。 どこのコンポーネントライブラリでもパーツが見つかりません パーツのシミュレーション（SPICE / IBIS）モデルが見つかりません SPICEモデルを見つけましたが、それはSPICEのいくつかの異なるバージョン用であり、機能しません ライブラリとシミュレーションモデルでコンポーネントを見つけましたが、古いコンポーネントであり、新しいデザインにはお勧めしません 他はすべて問題ありませんが、コンポーネントのSMDバージョンが見つかりません 最終結果として、Farnellのコンポーネントリストを検討するとき、設計に最も適したコンポーネントを選択するのではなく、ライブラリでシミュレーションおよび検索できるものに基づいてコンポーネントを選択する必要があります。これはそうあるべきではないようです。 これらすべてが存在するコンポーネントの大きなライブラリを実際に持つ方法はありますか？これまでに出会った中で最高のものは、Farnellコミュニティサイトとは別に、すべてのメーカーのコンポーネントライブラリでイーグルです。しかし、私は通常、ライブラリからメーカーに必要なコンポーネントを見つけられないので、それでもひどく欠けています-明らかに、これらのシミュレーションモデルはありません。EagleにもDesignLinkの優れた機能がありますが、この場合、それは私には役に立ちません。 例として、トランジスタ出力、4ピンSMDパッケージ、100％以上のCTRを備えた汎用フォトカプラを探しています。いくつかのオプションを比較できるようにしたいのですが、シミュレーションソフトウェアとPCB設計ソフトウェアの両方で使用できるオプションを1つ選択しないでください。 商用ソリューションは大丈夫です。

10 simulation  layout  component-selection