タグ付けされた質問 「constraints」

前書き SDC形式でタイミング制約を作成する方法について、インターネットおよび一部のトレーニングクラスで複数の、時には矛盾する、または不完全な情報を見つけた正しく、EEコミュニティに、私が遭遇した一般的なクロック生成構造の助けを求めたいと思います。 ASICまたはFPGAに特定の機能を実装する方法には違いがあることを知っています（私は両方で作業しました）、タイミングを制約する一般的で正しい方法があるはずだと思います特定の構造のは、基礎となるテクノロジー-私がそれについて間違っているかどうか私に知らせてください。 異なるベンダーの実装とタイミング分析のためのさまざまなツールの間にもいくつかの違いがあります（SynopsysがSDCパーサーソースコードを提供しているにもかかわらず）。 質問 これは、次のクロックマルチプレクサー構造についてです。これは、clkgenモジュールの一部であり、これもより大きなデザインの一部です。 ext_clk入力はデザインの外部で生成される（入力ピンを介して入力される）と想定されていますが、clk0およびclk4信号も生成され、clkgenモジュールによって使用されます（詳細については、関連するリップルクロックの質問を参照してください）。baseclkとdiv4clk、それぞれ。 問題は、タイミングアナライザが 扱いcpu_clkのいずれかのソースクロックのいずれかとすることができる多重化クロックとして（fast_clkまたはslow_clkまたはext_clkアカウントに異なるANDとORゲートを介して遅れを取って、） 同時に、デザインの他の場所で使用されているソースクロック間のパスを切断しません。 オンチップ・クロック・マルチプレクサの最も簡単な場合は、必要とするように思えますが、単にset_clock_groupsSDC文： set_clock_groups -logically_exclusive -group {baseclk} -group {div4clk} -group {ext_clk} ...与えられた構造では、これは、（出力clk0を介してfast_clk）およびclk4（を介してslow_clk）がアサートされた場合のみにcpu_clk設定されているext_clk場合でも、デザインで引き続き使用されるという事実によって複雑になりますuse_ext。 ここで説明するように、上記のset_clock_groupsコマンドを実行すると、次のようになります。 このコマンドは、すべてのグループの各クロックから他のすべてのグループの各クロックへ、またはその逆にset_false_pathを呼び出すのと同じです。 ...他のクロックが他の場所でまだ使用されているため、これは正しくありません。 追加情報 use_clk0、use_clk4そしてuse_ext入力はそれらの一方のみが任意の時点で高くなるように生成されます。これは、すべてのuse_*入力が低い場合にすべてのクロックを停止するために使用できますが、この質問の焦点は、この構造のクロック多重化プロパティにあります。 回路図のX2インスタンス（単純なバッファー）は、自動配置配線ツールが通常どこでも（ピンand_cpu_1/zとor_cpu1/in2ピンの間など）バッファーを自由に配置できるという問題を強調するための単なるプレースホルダーです。理想的には、タイミング制約はその影響を受けないはずです。

10 clock  timing  constraints  sdc 

EAGLE CADには、長さが一致するグループと差動ペアを使用したレイアウトを支援するためにどのような設備がありますか？このような制約をオートルーターに適用できますか？これに続くものとして、このタイプの機能をサポートする（その他の）無料の電気CADツールは何ですか？ 編集 無料のCADパッケージがこの設計機能をサポートしていると思わない場合、それをサポートする低コストのオプションは何ですか？

10 layout  eagle  constraints 

次のように、負のフィードバックを使用するオペアンプ回路を構築すると、 ... 負帰還のために仮定することで、回路を非常に簡単に分析できます（もちろん、オペアンプも理想的であると仮定した場合）。v−= v+v−=v+v^- = v^+ これらの簡略化されたモデルが壊れる明らかな高精度のケースに加えて、これはいつ、いつ無効になるのですか？ たとえば、フィードバック抵抗を他の要素（おそらくコンデンサ、インダクタ、ダイオード（通常のシリコンダイオード、ツェナーダイオードなど））、またはそれらと他の一般的な回路要素の組み合わせで置き換えた場合、これがどこにあるかをどのように知ることができますか簡略化は有効ですか？ また、フィードバック要素として抵抗を使用している場合でも、抵抗が非常に高くなると、ある時点でそれを開回路と見なすことができるため、このモデルは途中のどこかで壊れます。 したがって、問題は、この近似がどの制約の下で「十分に真実」であり、有用な結果が得られるかということです。 編集： 別の例として、基本的な反転ログアンプ回路を考えます。 ショックレーダイオード方程式を解くと 私D= 私S（ev D / VT− 1 ）私D=私S（evD/VT−1）i_D = I_S(e^{vD/VT} - 1) vDの場合、 （1は無視します。これは、指数がかなり大きくなるため、ほとんど関係ありません）vD= VTln（私D私S）vD=VTln⁡（私D私S）v_D = VT \ln{\left(\frac{i_D}{I_S} \right)} 次に、仮想の短い方法を使用して、 出力の正しい式を取得します。私D= vI N− 0RI N私D=v私ん−0R私んi_D = \frac{v_{in} - 0}{R_{in}} voU T= − VT⋅ LN（ vI N私SRI N）voあなたt=−VT⋅ln⁡（v私ん私SR私ん）v_{out} = …

9 operational-amplifier  negative  feedback  constraints