タグ付けされた質問 「high-frequency」

このタグは、高周波(無線)回路に関連する質問をマークします。

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1-500MHz正弦波レベル検出器を-90dBmに設計する方法は?
-40dBm〜-90dBmの範囲で1つの500 MHzの正弦波に対して機能する正弦波レベル検出器を構築したいと考えています。これは趣味のプロジェクトなので、コストは大きな障害にはなりません:-)が、私は2W未満でおおよそのマッチボックスサイズにしたいと考えています。 私の最初の試みは-75dBmまでしかうまくいかないので、-90dBmに到達するためのより良い回路を設計するための助けが必要です。これを行う回路を設計する最良の方法は何ですか? バックグラウンド 設計の最初の試みはここにあります: 私のシグナルチェーンは次のとおりです: SMA> ADG918(スイッチ)-> MAX2611(LNA)-> MAX2611(LNA)-> AD8363(レベル検出器)-> A / Dコンバータ 最初のスイッチは、既知の振幅の基準信号を選択して校正できます。2つのLNAはそれぞれ約20dBのゲインを持っています。絶対精度は重要ではありません-回路が比較的安定している限り、すべてを校正できます。 最初の設計の結果: 1 / fノイズおよび熱ノイズと戦っていますが、-90dBmまでの測定を実現できる優れた設計とは何ですか? 更新 熱雑音が500 MHzの広帯域の目標より上のノイズフロアをもたらすため、別の回路が必要です(Andy akaが彼の回答で説明しているように)。 システムは測定する周波数を「認識」しており、-10dBmのシステムにはその正確な周波数のかなり純粋なトーンがあります。 完璧な答えは、主要な部品の例を示し、大まかなブロック図をスケッチすることです。

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自作微分スコーププローブ
古い600MHzレクロイオシロスコープを手に入れられるかもしれません。ただし、プローブはありません。 THS3201DBVTのような高速オペアンプを使用してアクティブ差動プローブを作成することは可能ですか?入力容量は1pF、帯域幅は1.8GHzで、任意波形測定アプリケーション用です。100MbpsのLVDS信号を調べたいのですが。 基本的なアイデアは、いくつかの平行な金のプローブピンを備えた小さなPCBにアンプをマウントし、ローカルの+ -6vバッテリーの電源を切り、短い同軸ケーブルを使用してスコープに接続することです。

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帯域幅が増えると、デジタル伝送でビットレートが高くなるのはなぜですか?
このような同様の質問がこのサイトで以前に行われたことを理解しています。しかし、私は答えについて混乱しています。私が理解していると思うことを説明した場合、誰かがどこが間違っているかを指摘してもらえますか? なぜより多くの帯域幅はより多くのビットレート/秒 why-do-higher-frequencies-mean-higher-data-rates ... 私が知っていることから始めましょう: シャノンの法則は理論的な上限を与える Cnoisy=B∗log2(1+SN)Cnoisy=B∗log2(1+SN)C_{noisy}=B*log_{2}(1+\frac{S}{N}) S = Nの場合、C = B N→∞として、C→0 N→0、C→∞として ナイキストフォーミュラは、この制限を達成するために必要なおよそのレベルを示しています Cnoiseless=2∗B∗log2MCnoiseless=2∗B∗log2MC_{noiseless}=2*B*log_{2}M (十分な論理レベルを使用しない場合、シャノン制限に近づくことはできませんが、より多くのレベルを使用することにより、シャノン制限を超えることはありません) 私の問題は、なぜ帯域幅がビットレートに関係するのかを理解するのに苦労していることです。私にとっては、チャンネルに送信できる周波数の上限が重要な要素のようです。 これは非常に単純化された例です。まったくノイズがなく、2つのロジックレベル(0Vと5V)、変調なし、300 Hzの帯域幅(30 Hz-330 Hz)です。シャノン限界は∞、ナイキスト限界は600bpsです。また、チャネルが完全なフィルターであり、帯域幅の外側にあるものはすべて完全に消費されると仮定します。帯域幅を2倍にすると、ビットレートも2倍になります。 しかし、これはなぜですか?300 Hz(30 Hz-330 Hz)の帯域幅を持つ2レベルのデジタル伝送の場合、「0V」と「5V」のデジタル信号は(ほぼ)方形波になります。この方形波では、30 Hz未満および330 Hzを超える高調波が散逸するため、完全な方形波にはなりません。基本周波数が最低30 Hzの場合(「0V」と「5V」は1秒に30回スイッチングします)、適切な量の高調波と素敵な方形波が存在します。最大周波数が330 Hzの基本周波数がある場合、信号を正方形にする高次の高調波がないため、信号は純粋な正弦波になります。ただし、ノイズがないため、受信機はゼロとゼロを区別できます。最初のケースでは、ビットレートは "0V"として60 bpsになります。「5V」は1秒に30回スイッチングしています。2番目のケースでは、ビットレートは最大660bps(レシーバーのしきい値スイッチング電圧がちょうど2.5Vの場合)であり、しきい値電圧が異なる場合は少し低くなります。 ただし、これは期待される上限の600 bpsとは異なります。私の説明では、重要なのはチャネル周波数の上限であり、上限と下限の差(帯域幅)ではありません。誰かが私が誤解していることを説明できますか? また、私のロジックを同じ例に適用したが、FSK変調(周波数シフトキーイング)を使用すると、同じ問題が発生します。 ゼロが30 Hzのキャリア周波数として表され、1が330 Hzのキャリア周波数として表され、変調信号が330 Hzの場合、最大ビットレートは660 bpsです。 もう一度、誰かが私の誤解を片付けてくれますか? また、そもそもなぜ方形波を使用するのですか?なぜ正弦波を送信し、正弦波の最大値と最小値の間の真ん中にスイッチングしきい値電圧があるようにレシーバを設計できないのでしょうか。このようにして、信号が占める帯域幅ははるかに少なくなります。 読んでくれてありがとう!

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シールドループアンテナをローカルノイズの除去に優れたものにするにはどうしたらよいでしょうか。
アマチュアのラジオ事業者の間には、都市部などのHFに多くのノイズがある場合、受信用にシールドされた磁気ループアンテナを使用することは、そのノイズを拒否するのに非常に優れているという俗説があります。これはそのようなアンテナの例です: (完全な説明) このテーマには多くのバリエーションがありますが、共通点は次のようです。 小さなループ そのループの周りにある種のシールド(多くの場合、同軸から構成される) (通常)フィードポイントの反対側にあるシールドの破損 アンテナがアークモーターブラシのような主に静電ノイズ源の近距離場にあるという理論に基づいて、EフィールドではなくBフィールドを拾うアンテナを作るという考えはここにありますか?このアンテナはBフィールドプローブと何が違うのですか?ローカルノイズを除去するように設計された受信アンテナとしてより効果的な他のBフィールドプローブ設計はありますか? さらに、シールドループアンテナの特別な点は何ですか?私はそれについて逸話ではない多くの情報を見つけることができません。この余分な複雑さを正当化するメカニズムはありますか、それとも単なる伝承ですか?

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PCBの同じ側にデカップリングキャップを配置することはどのくらい重要ですか?
PCBのICと同じ側にデカップリングコンデンサを配置することはどのくらい重要ですか?私は必死にデザインのスペースが足りないので、キャップを下側に置くと本当に役に立ちます。 BGAは私よりもはるかに高速な設計(67MHz MCU)でこの手法を使用しているように見えるので、それはそれほど悪くはないと思います。 しかし、デカップリングキャップ、PCBレイアウトなどの質問は、インダクタンスを追加するビアに関する恐ろしい話でいっぱいです。

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特定の周波数でケーブル抵抗が低い値から高い値にジャンプするのはなぜですか?
私は伝送線路理論に精通していないので、関連する資料にリダイレクトしていただければありがたいです。そこで、Agilent 4294Aを使用して、2メートルの長さのシールドされたツイストペアケーブル(BELDEN 3105A E34972 1PR22 SHIELDED)の抵抗を見つけました。周波数全体の抵抗は次のようになります。 5MHzで不連続性があります。4.99 MHzでは、それは5.01 MHzで約2.04オームと23.5オームでした。この傾向はインピーダンスにもありました。ここには基本的な何かが欠けているように感じます。


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200 MHzまでの安価な正弦波ジェネレータを設計する方法は?
設計中のアンテナアナライザー用に安価な広帯域発振器を作りたいのですが。広い周波数範囲にわたって単純な正弦波が欲しい。AD9851のようなDDS ICは、高価でやり過ぎのように感じるので、使用したくありません。 私はSI5351Aを見ていました。これは、最大200 MHzの50オームの方形波クロックを生成します。 その方形波出力を1 MHz〜200 MHzの範囲の正弦波に変換したいと思います。これを行う最も簡単で安価な方法は何ですか? 頭に浮かぶ2つのアイデアは OPA355などを使用した2つのカスケード接続されたオペアンプインテグレーター 周波数範囲全体にわたる基本波以外のすべてをフィルタリングする一連のローパスフィルター。たとえば、2、4、8、16、32、64、128、および256 MHzのカットオフを持つフィルター?正しいフィルタは、周波数が上がるにつれて8ポートのアナログスイッチによって切り替えられます。これは多くのフィルターのように見えますが、これらのコンポーネントはすべて純粋にパッシブであり、許容誤差が比較的緩くなります。 クロックジェネレーターICを使用するアプローチには意味がありますか?もしそうなら、これらのフィルターのどれが出力を正弦波に変換するのに最も意味がありますか?ありがとう。

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トレース長の許容差の計算-高速PCB設計
RGBアナログデータをデジタルに変換するADC ICとビデオ形式コンバーターをインターフェイスする必要があります。このADCとコンバータ間の接続は、約170MHzでクロックする20ビットのデータバスです。PCB領域の制約があるため、このデータバスのトレース長を完全に一致させることはできません。送信先での信号取得に影響を与えないように、周波数に応じてトレース長の許容誤差が一致していると聞きました。 私の質問は、高速PCB設計でトレース長の許容誤差を計算する方法ですか?(差動ペアルーティングおよび高速データバスルーティング)

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動作周波数を上げると、インバータ回路のサイズがどのように小さくなりますか?
筆者が言っている教科書でインバーターについて読んでいた 動作周波数が高くなれば、回路のサイズとコストはある程度削減できますが、その場合、コストのかかるインバータグレードのサイリスタを使用する必要があります。 周波数の増加はインバータ回路のサイズにどのように影響しますか(または回路の他の部分にも影響しますか?)これを引き起こすいくつかの物理学が関係していますか?

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