トレース長の許容差の計算-高速PCB設計

RGBアナログデータをデジタルに変換するADC ICとビデオ形式コンバーターをインターフェイスする必要があります。このADCとコンバータ間の接続は、約170MHzでクロックする20ビットのデータバスです。PCB領域の制約があるため、このデータバスのトレース長を完全に一致させることはできません。送信先での信号取得に影響を与えないように、周波数に応じてトレース長の許容誤差が一致していると聞きました。

私の質問は、高速PCB設計でトレース長の許容誤差を計算する方法ですか？（差動ペアルーティングおよび高速データバスルーティング）

長さのマッチングはタイミングに関するものなので、長さのマッチングをどれだけ厳密に行う必要があるかを知りたい場合は、インターフェースのタイミングバジェットを理解する必要があります。信号は送信元から出て、タイミング関係を持って宛先に到着します。レシーバーが正しく機能することを保証するには、クロックとデータ間の特定のタイミング関係が必要です。これは通常、セットアップおよびホールドタイム、またはデータが有効である必要があるクロックエッジの前の期間、およびデータが有効である必要のある期間として定義されます。

この予算に食い込むシステムにはいくつかのものがあり、そのうちの1つはルーティングです。製造元からこの情報が通知される場合と、送信機と受信機の入力および出力タイミングデータから取得する必要がある場合があります。もちろん、私が正確に一致しなければならないことを言うのは簡単です。それで、あなたはそれについて考える必要がないからです:)

しかし、少し考えてみましょう。170Mhzの信号がありますか？それは5.882nsの期間です。すべてのデータをクロックの1インチ以内にルーティングするとどうなるでしょうか。最悪の場合のタイミングの違いは何でしょうか。最上層トレースの伝播時間、マイクロストリップは約150ps / inです。したがって、1インチの差があると、クロックからのデータ信号が+/- 150psスキューされます。5.882nsのクロック周期を考慮すると、これはまったく問題ありません。実際、170Mhzはそれほど高速ではありません。

トランスミッターからの出力スキュー、およびレシーバーのセットアップとホールドタイムを理解していれば、許容可能なルーティング遅延の数を考え出すことができます。もちろん、他にもクロックジッタ、ISIなどの要素がありますが、これにより、何ができるかがよくわかります。

バス規格またはレシーバータイミングの仕様がない場合は、スキューをクロック周期の5％未満に保つなどの経験則を適用できます。FR4 PCB上の信号は光の速度の約半分で伝わるので、最長のトレースを最短のトレースよりも44 mm以下長くする必要があります。あまりトリッキーではありません。好ましくは、クロックトレースの長さは、その間のどこかにあるべきです。

ちなみに、この設計では、アナログ信号の完全性がデジタルよりも大きな問題になる場合があります。デジタルラインからのスイッチングノイズをアナログ入力信号に結合しないように注意する必要があります。Henry Ottのヒント（特に＃4、8、9、10、17）を読んで、できれば彼の本を購入してください。