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I2Cで指定されている最小クロックレートはありますか？最も広く使用されているクロックレートは100kHzであり、一部のデバイスでサポートされている400kHzの「高速」モードと、他のデバイスでサポートされている高速モード（1MHzと思いますか）があります。SCK信号はマスターによって生成されるので、これらのどれよりもはるかに遅い速度で動作できると思います-実際には下限はありますか？スレーブデバイスはクロックレートをどの程度気にしますか（たとえば、タイムアウトが短いのは一般的ですか）。私が尋ねる理由は、プロダクションテスターのセットアップでI2C EEPROMを確実にプログラムするために、おそらくより長い距離（20フィート）でI2Cを実行できるのではないかと思っているからです。標準のデータレートでは、その距離では確実に動作しないと思われます。

12 i2c  clock  eeprom  reliability 

ここで説明した問題の研究として、マキシムのこの回路を見つけました。 これはクロックダブラーであり、入力周波数が非常に明確に定義されているので、私の場合には本当にぴったりと合うはずです。 しかし、データシートを見ると、MAX9010はTTLレベルを出力し、74VHC86はCMOSレベル（0.7 * Vcc）を受け入れていることがわかりました。一般に、5Vで動作するCMOS出力を備えた高速コンパレータは見つかりません。 この問題に特に注意する必要があります-回路が適切なクロックを生成できない場合の条件は何ですか？ 一般的な回路についてフィードバックをお願いできますか？R1 = 1kおよびC1 = 15pFで21.47727 MHzを42.95454 MHzに2倍に適切に機能させる必要があるという私の評価（ただし、実際にはプロトタイピングと調整が必要です）。 PS昨日、時計を管理するための多くのデザインをレビューしましたが、私の感じでは、それらは一種の「マーケティング記事」であり、直接の応用には適していません。短所（伝播遅延、周波数範囲などから生じる）であるため、ターゲット条件のモデリングと適切なシミュレーションを行わずに、直接言われたことを実装することは非常に悪い考えです。 更新：この回路は、理想的な条件で動作するように設計された理想的な設計であると疑っていました。実生活で構築された場合、以下の領域への投資なしでは適切に機能しません。 電源は最大限にクリーンでなければなりません。電源レールのノイズにより、分圧器のレベルが変動し、コンパレータの出力にスパイクが発生し、誤検知が発生します。 コンパレータは、スイッチング時にその正の入力で分圧器（基準電圧）からいくらかの電流をシンクする可能性があります。また、基準点がわずかに変更される場合があります。 このような小さな静電容量を持つRCは、周囲の他の静電容量やEMIの影響を受けやすく、調整されたデューティサイクルを変更する（せいぜい）か、x2乗算段を誤動作させます。 さらに、MAX999を使用してこの回路を構築しましたが、LTSpiceモデルに欠陥があります。これはマキシムのサポートによって確認されており、うまくいけば修正されるでしょう。 代わりにICS501を考慮して、このデザインを削除します。

11 voltage  clock  cmos  ttl 

同期通信では、送信者と受信者に共通のクロックが必要であることを理解しています。ワイヤレス通信が同期する可能性はありますか？そのような目的で、いくつかの一般的なクロッキング要素を使用できますか？

11 wireless  clock  synchronous 

FPGAから7つのDACを駆動するための回路とPCBを設計しています。（DACはAD9762です） FPGAの（PLL出力ピンからの）単一のクロック出力で7つすべてのDACのクロック入力を駆動することは可能ですか？それとも災害のレシピですか？ それは最大でシングルエンドのクロックになります。周波数。125 MHzの。 または、クロックバッファーを使用して、各DACクロック入力の前にクロックをバッファーする必要がありますか？ もしそうなら、これは良いクロックバッファですか？（NB3N551） 私が使えるより良いものはありますか？ 編集：申し訳ありませんが、私は言及すべきでした：すべてのDACは、短い（数インチ）リボンケーブルを介してFPGAボードに接続された5 "x5" PCB上にあります。 Edit2：質問を言い換えることができる場合：クロックバッファーのスペースとコストに余裕がある場合、潜在的なマイナス要素はありますか？それとも、これを行う安全な方法でしょうか？

11 pcb  fpga  digital-logic  analog  clock 

同じボードにマイクロコントローラーとFPGAを搭載しています。両方が同じクロック速度で実行する場合、1つの発振器を使用して両方にクロックを供給できますか？ここで気をつけなければならないことがあるようですが、トレースを短くしておけばすぐに問題とは思いません。誰かがこれを以前にやったことがありますか？これを行う際のいくつかの一般的な落とし穴は何でしょうか？

11 microcontroller  fpga  oscillator  clock  routing 

前書き SDC形式でタイミング制約を作成する方法について、インターネットおよび一部のトレーニングクラスで複数の、時には矛盾する、または不完全な情報を見つけた正しく、EEコミュニティに、私が遭遇した一般的なクロック生成構造の助けを求めたいと思います。 ASICまたはFPGAに特定の機能を実装する方法には違いがあることを知っています（私は両方で作業しました）、タイミングを制約する一般的で正しい方法があるはずだと思います特定の構造のは、基礎となるテクノロジー-私がそれについて間違っているかどうか私に知らせてください。 異なるベンダーの実装とタイミング分析のためのさまざまなツールの間にもいくつかの違いがあります（SynopsysがSDCパーサーソースコードを提供しているにもかかわらず）。 質問 これは、次のクロックマルチプレクサー構造についてです。これは、clkgenモジュールの一部であり、これもより大きなデザインの一部です。 ext_clk入力はデザインの外部で生成される（入力ピンを介して入力される）と想定されていますが、clk0およびclk4信号も生成され、clkgenモジュールによって使用されます（詳細については、関連するリップルクロックの質問を参照してください）。baseclkとdiv4clk、それぞれ。 問題は、タイミングアナライザが 扱いcpu_clkのいずれかのソースクロックのいずれかとすることができる多重化クロックとして（fast_clkまたはslow_clkまたはext_clkアカウントに異なるANDとORゲートを介して遅れを取って、） 同時に、デザインの他の場所で使用されているソースクロック間のパスを切断しません。 オンチップ・クロック・マルチプレクサの最も簡単な場合は、必要とするように思えますが、単にset_clock_groupsSDC文： set_clock_groups -logically_exclusive -group {baseclk} -group {div4clk} -group {ext_clk} ...与えられた構造では、これは、（出力clk0を介してfast_clk）およびclk4（を介してslow_clk）がアサートされた場合のみにcpu_clk設定されているext_clk場合でも、デザインで引き続き使用されるという事実によって複雑になりますuse_ext。 ここで説明するように、上記のset_clock_groupsコマンドを実行すると、次のようになります。 このコマンドは、すべてのグループの各クロックから他のすべてのグループの各クロックへ、またはその逆にset_false_pathを呼び出すのと同じです。 ...他のクロックが他の場所でまだ使用されているため、これは正しくありません。 追加情報 use_clk0、use_clk4そしてuse_ext入力はそれらの一方のみが任意の時点で高くなるように生成されます。これは、すべてのuse_*入力が低い場合にすべてのクロックを停止するために使用できますが、この質問の焦点は、この構造のクロック多重化プロパティにあります。 回路図のX2インスタンス（単純なバッファー）は、自動配置配線ツールが通常どこでも（ピンand_cpu_1/zとor_cpu1/in2ピンの間など）バッファーを自由に配置できるという問題を強調するための単なるプレースホルダーです。理想的には、タイミング制約はその影響を受けないはずです。

10 clock  timing  constraints  sdc 

Arduinoで使用されているAtMega328またはATTiny85のいずれかのAtmel AVRマイクロコントローラーのTimer1を使用して、互いに鏡像の2つのクロック信号を出力しようとしています。私が生成しようとしている周波数は1 MHzから2 MHz以上の可変であり、コントローラーで他にほとんど何もしたくない場合を除いて、出力ピンを切り替えるコードを使用してこれを行うには高すぎます。したがって、関連するピンで直接タイマー出力を使用したいと思います。私はGCCツールチェーンを使用しているため、arduinoライブラリまたは言語に制限されません。 Atmega328のTimer1には2つのピンが関連付けられており、それらから2つの同じ1MHz〜2MHz信号を取得できます。データシートに反転波形が表示されるようですが、混乱しています。Timer1のPWM設定を使用して、1 MHzでデューティサイクルが異なる2つの信号を取得することもできますが、両方の信号が同時にハイになり、短い方が早くローになります。これは私のプロジェクトに役立ちません。PWMパルス幅の変動も必要ありません。反対位相の2つの同一の「クロック」タイプの信号が必要なだけです。 私がこれを行うためのコードを書くことを誰かに求めているのではなく、タイマーのどのモード/フラグがタイマーに関連付けられた2つのピンの1つに単純な反転波形を与えるべきかを誰かに教えてくれる必要があります。それが唯一の選択肢でない限り、可能であれば、出力の1つに外部反転回路を使用しないようにします。 これがATTinyで可能な場合は、さらに良いでしょう。ATTinyには、1つのタイマーに関連付けられた2つのピンもありますが、ATMegaと同じオプションがあるかどうかはわかりません。 PCBに接続された20 MHzの水晶振動子とコンデンサーを既に持っており、20 MHzのクロックはATMega328で確実に機能しています。ATTiny85 PCBには8 MHzの水晶があり、これも確実に機能しています。 助けてください。ありがとうございました。 更新：これまでの回答とコメントにはいくつかの無効な仮定がありますので、おそらく明確にする必要があります：私の元の投稿では、8 MHzではなく 20 MHzクロックを使用していること、およびPWMは不要であることを指摘しました。 PWMモードは2 MHzの出力では機能しないため、十分に高い出力周波数を提供する唯一のモードはCTCモードのようです。CTCモードでタイマー1の出力Aまたは出力Bを反転する方法はありますか？ 私のコードをチェックするために、自分の20 MHzボードではなく、標準のArduino Uno（ATMega328、16 MHz）に切り替えました。これは、CTCモードでピン9と10からの安定した2 MHzクロックのタイマーです。タイマー1つの出力ピン： #define tick 9 #define tock 10 void setup() { pinMode(tick, OUTPUT); pinMode(tock, OUTPUT); TCCR1A = _BV(COM1A0) | _BV(COM1B0) ; // activate both output pins TCCR1B …

10 arduino  atmega  clock  timer  attiny 

私のHDLコンパイラ（Quartus II）はタイミングレポートを生成します。その中で、ノードには「クロックスキュー」列があります。私が見つけたクロックスキューの唯一の定義は、TimeQuestのドキュメント（7-24ページを参照）にあります。 クロック間の転送でクロックの不確実性またはスキューを手動で指定するには、set_clock_uncertaintyコマンドを使用します。 それで、スキューが「不確実性」である場合、クロックスキューのいくつかが負になるのはなぜですか（例：-0.048）？正確にはクロックスキューとは何ですか？

10 fpga  verilog  clock  intel-fpga 

クロックドメイン間でワイドレジスタを渡すためのバスシンクロナイザー回路があります。 非同期リセットロジックを省略して、簡単な説明を提供します。 データは1クロックで生成されます。更新には多くの（少なくとも1ダース）クロックエッジがあります。 PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; END IF; END IF; END PROCESS; NRZIエンコードされた新しいデータの制御信号（バス上の有効なワードは制御信号の遷移に対応します）。制御信号は、シンクロナイザーとして機能するDFFチェーンを通過します。 PROCESS (dest_clk) BEGIN IF RISING_EDGE(dest_clk) THEN ready_spin_q3 <= ready_spin_q2; ready_spin_q2 <= ready_spin_q1; ready_spin_q1 <= ready_spin; END IF; END PROCESS; シンクロナイザ回路は短い遅延を導入し、データバスが安定するのに十分な時間を提供します。データバスは、準安定性のリスクなしに直接サンプリングされます。 PROCESS (dest_clk) BEGIN IF …

10 fpga  clock  timing  sdc 

TLC5945 LEDドライバを使用しています。マイクロコントローラー（私はLPC1343を使用しています）は、その内部PWMタイマー/カウンターにクロックを提供する必要があります。最大許容クロック速度は30MHzと指定されています。 TLC5945をデイジーチェーン接続したボードをいくつか用意します。ボードは、ボード間コネクターまたは短いリボンケーブルを介して接続されます。1つのボードの幅は10cmです。最大4つを直列に接続します。 たぶん、私はフル30MHzを使用しないでしょうが、それでも正しく実行したいのですが、クロック信号をルーティング/調整してそのままにするにはどうすればよいですか？ すべてのボードの出力に74HC245のようなバッファを追加すると、すべてのバッファの後に10nsの遅延が発生します。それは望ましくありません。専用の「ゼロ遅延」クロックバッファーを使用する必要がありますか？どのような終了方法を採用する必要がありますか？

9 microcontroller  spi  clock 

20 nsのセットアップタイムと0 nsのホールドタイムを持つ入力信号Xを持つポジティブエッジトリガーのDフリップフロップを考えます。何が出力されますか？ Cは周期が40 nsのクロック信号です。 6番目のポジティブエッジの間に、データ（またはX）が20 ns（セットアップ時間）の間、1から0になると安定しないことがわかります。したがって、出力は予測できません。 これを教授に尋ねたところ、フリップフロップの出力は20 ns以前の入力（X）の値であり、ここでは1になると彼は言った。 彼は正しいですか？

9 clock  flipflop  setup 

オーディオクロックのソースとして12.288 MHzクリスタルを使用している別の設計者から回路を継承しました。最近サプライチェーンの問題があり、同じ仕様の代替部品を承認するように依頼されました。この一環として、「ゴールデンサンプル」ユニットと検討中の新しいクリスタルのFFTを比較しました。 両方のユニットのFFTが次のようになっているのに驚いた。 ここで、2つの周波数ピークを確認できます。1つは12.28 MHzにあり（予想される12.288 MHzに近い）、もう1つは12.72 MHzにほぼ同じ振幅を持ちます。これは私には悪いニュースのように見えます-オーディオ出力は私の耳には問題なく聞こえますが。 これの考えられる原因が誰か知っていますか？これをDSPのクロックに使用すると（オーディオクロックソースとして使用されます）、この種の動作による悪影響がある可能性がありますか？

9 clock  crystal  fft 

多くの場合、集積回路では、水晶振動子を使用してクロック信号を生成します。ただし、これはMHz単位の速度にしか達しません。コンピュータプロセッサのように、5 GHzまでの信号を生成するコンポーネントまたは回路はどれですか。 PCをオーバークロックするときに、どのようにしてその速度を上げることができますか（水晶体に高い電圧をかけたり、冷やしたりすると、水晶が加速するとは思わないので）。

9 signal  clock  microprocessor  crystal  clock-speed 

約6か月前に、バックアップ用に2つのテスラPowerwallsを備えた太陽光発電システムを設置しました。今日、私たちは南東部の暴風雨による停電でシステムをテストする必要がありました。（私がこれを書いている間、私たちはまだバッテリー電源でいます。） 私の子供たちは階下に来てベッドの時間（午後9時）だと教えてくれましたが、電話を見たときは午後8時17分でした。彼らは電子レンジを離れて時間を読んでいました。部屋の目覚まし時計を確認したところ、午後9時と表示されていました ソーラー、ユーティリティ、Powerwallの間で電力を「押し流す」方法は、AC信号の周波数を変更することです。また、多くのデジタル時計が商用周波数を介して時間を計っていることも知っています。 だから、私の質問はこれです：電源がおよそ午前10時に切れ、午後9時までにデジタルクロックがほぼ45分ずれていた場合、パワーウォールはバックアップ周波数をどのくらいの頻度で供給していますか？時間のその大きなシフトは過度に見えます（純粋に投機的）。

8 frequency  clock 

14.3MHzクロック入力を必要とするICを使用するつもりですが、GPSから派生した安定した10MHzソースから駆動したいと考えています。10MHzクロックをICが必要とする14.3MHzに変換するにはどうすればよいですか？

8 clock  pll